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器件型号：LMK04828 主题中讨论的其他器件： LMK05028、 LMK05318
我对 LMK04828上的动态数字延迟有一些问题。 我有一个1PPS 信号进入 FPGA、我想对齐 DCLKout0的时钟边沿、以便在 FPGA 检测到 PPS 后立即出现时钟。
我可以在 FPGA 中设置一个计数器、该计数器在每个时钟周期递增、 并且在检测到的每个 PPS 时：1)将值输出到只读寄存器、2)复位。 每个 PPS、我想插入一个 VCO 周期的 DDLY 并读取寄存器。 我的理论是、通过以递增的方式向后推时钟边沿、我应该看到一个 PPS 周期、其中检测到 PPS 的时钟周期将"跳"一个周期、这将导致计数器值小于1。 如果我的逻辑是错误的、可以随意告诉我、但我通常只是想给我的逻辑提供一点背景信息。 相关时钟为125MHz
我从数据表中了解到、该序列：
设置 DCLKout0_DDLY_CNTH = C
设置 DCLKout0_DDLY_CNTL = D
设置 CLKout0_DDLY_PD = 0
设置 DDLYd0_EN = 1；
设置 SYNC_DIS0 = 0
将 SYNC_MODE (寄存器143)设置为 SPI 写入(0x13)
将 SYSREF_MUX (寄存器139)设置为脉冲发生器(0x02)
之后、我是否正确地理解了每次写入 DDLYD_STEP_CNT 时、都会插入 CNT/CNTL 以获得写入 DDLYD_STEP_CNT 的时钟周期数？
谢谢
