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器件型号：LMK04610 主题中讨论的其他部件：CDCLVP1102、 CDCLVC1102.
你好！
我设计为 仅使用 PLL2将410Mhz 的差分时钟连接到差分时钟输入引脚 OSCinp/n。时钟是由具有 100欧姆端接 的变压器转换为差分波的正弦波，然后 是交流耦合。
每个输入引脚 具有 1.3Vptp 信号振幅。
当器件 断电且时钟处于活动状态时、我是否应该保护输入引脚免受过幅电压的影响？
数据表要求 最大电压为-0.3V 至(VDD_IO+0.3)、在断电时提供+-0.3V。
如果答案是肯定的、那么您能否建议如何实施？
谢谢
亚谢亚侯
