[参考译文] LMK04832-SP：LMK04832W/EM PLL 锁定

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1213156/lmk04832-sp-lmk04832w-em-pll-lock

器件型号：LMK04832-SP

您好、专家！

如果客户使用 LMK 在 fin0/fin0*上接收时钟，时钟将仅用于 PLL2？此外、如果他想检测 PLL2是否已锁定、 Status_LD2会仅指示 PLL2状态、是否能够指示 PLL1和 PLL2已锁定？如果 PLL 被锁定、这个信号是否为逻辑高电平？

请告知。谢谢你。

此致、
杰拉德

2 年多前

0 admin 2 年多前

TI__Guru**** 2540720 points

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大家好、Gerald、

我不熟悉这款器件、但我会尽我所能支持这一点、因为我们的常驻抖动清除器专家已轮岗。根据我的理解，如果通用时钟输入被 Fin0/Fin0*接收，它只是作为时钟分配阶段的可选源被转发到 VCO 多路复用器，所以它的操作通常与任一 PLL 都无关。数据表详细介绍了一个应用示例(8.4.2.2)、其中 PLL2用于带外部环路滤波器和外部 VCO 的单环路模式；在这种特定情况下，Fin0/Fin0*可用于接收来自外部 VCO 的信号，并将其反馈回 PLL2和分配网络。 PLL1应该不被使用并且 Fin0/Fin*对它没有影响。但是、根据您所说的内容、您的客户这样做并非完全正确。

STATUS_LD2可配置为通过数字锁定检测(DLD)功能指示 PLL2是否已锁定、以及 PLL1和 PLL2是否均已锁定。数据表的第节(8.6.0.2.8.7)显示了可用于此引脚的编程选项、我认为两个相关选项是"PLL2 DLD"和"PLL1与 PLL2 DLD"。我希望 PLL 被锁定时、这个信号为逻辑高电平、如果没有、这个信号为逻辑低电平。

谢谢。

Evan Su

时钟和时序（参考译文帖）

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