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[参考译文] LMK05318BEVM：如何实现输入和输出时钟的相位同步

admin
Guru**** 2501855 points
Other Parts Discussed in Thread: LMK05318BEVM, LMK03318, CDCE6214, LMK05318B

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1198967/lmk05318bevm-how-to-achieve-phase-synchronization-of-the-input-and-output-clocks

器件型号：LMK05318BEVM
主题中讨论的其他器件： LMK03318、 CDCE6214、 LMK05318B

大家好、

很抱歉打扰您。  但 我们的一个客户在配置 LMK05318BEVM 时需要您的帮助。  请在此处寻求您的友好指导。

我将此问题描述如下：

使用 EVM 板实现输入时钟和输出时钟的相位同步。 输入和输出时钟都是 LVCMOS 电平、一个输入时钟12.288MHZ、一个输出时钟49.152MHZ。

要求：当输入12.288M 时钟相位发生变化时、也尽快调整输出时钟相位、以使其与输入时钟相位一致。

该客户询问除向导的内容外是否需要任何配置？ 如何配置 ADVANCE 的内容？ 是否需要选择 ZDM 功能？ 您能帮助我们提供合适的配置吗？

此致、

艾米·罗

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    TI__Guru**** 2501855 points
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    Amy、

    我会让 Riley 作出回应。

    此致、
    Jennifer 女士

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    尊敬的 Amy：

    可选择仅使用 XO + APLL2或在 级联模式下将 DPLL 与 APLL2一起使用、从而更大限度地减少 XO 对 APLL2带内相位噪声/抖动的影响。 您是否可以分享输出时钟的抖动要求？

    此外、使用 DPLL 的另一个优势是、当其中一个 基准丢失时、它允许无中断切换。  让我们知道您希望配置对应的选项。

    -Riley

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    Riley、您好！

    很高兴  看到 您的 回复。  这是我从客户那里收到的信息。 请 给出 您的 评论  

    Unknown 说：
    可选择仅使用 XO + APLL2或 在级联模式下将 DPLL 与 APLL2一起使用、以最大程度地减少 XO 对 APLL2带内相位噪声/抖动的影响。 您是否可以分享输出时钟的抖动要求？

    不需要输出时钟抖动。 只要能够尽快跟上输入时钟的相位变化。 哪个参数设置与相位同步速度有关？ 此外、如何设置 XO+APLL2或级联模式？

    Unknown 说：
    此外，使用 DPLL 的另一个优势是它允许在其中一个 引用丢失时进行无中断切换。  让我们知道您想要配置[/报价]的选项

    我们只有一个无法切换的输入基准时钟。 因此、无论输入时钟是否满足要求、输出时钟相位必须随输入时钟变化而变化。

    此致、

    Amy

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    尊敬的 Amy：

    在这种情况下、您无需使用 DPLL。 APLL2的49.152MHz 输出可以锁相到 XO 输入12.288MHz。 我建议使用仅支持 APLL 的器件、例如：LMK03318或 CDCE6214 (具有 ZDM 功能)。 如果您需要输出对输入具有确定性相位锁定、则需要 ZDM。

    您可以设置 XO = 12.288MHz 并使用 APLL2 生成49.152MHz 输出。

    请告诉我您想要使用哪个部件、以便我为配置提供帮助。

    -Riley

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    TI__Guru**** 2501855 points
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     Riley、您好！

    感谢您的支持。  

    以下是客户反馈：

    我们无法将 XO 用于时钟输入。 我们输入的12.288M 时钟是线提取的时钟信号。 相位有时会产生四分之一的周期漂移、这与线路数据有关、无法被 XO 替换。 在下面的几十个周期内、49.152M 时钟相位输出需要尽快与输入时钟同步。 是否可以实现 LMK05318B 以及如何对其进行设置？

    请 告诉我 您 对此的看法。

    此致、

    Amy

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    TI__Guru**** 2501855 points
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    尊敬的 Amy：

    LMK05318B EVM 具有一个板载 XO、因此将不使用。 相反、我们会通过引脚 XO_P (单端)或 XO_P/N (差分)使用12.288MHz 作为外部 XO 输入。 板载 XO 需要通过短接跳线 J9的引脚2-3 (随附图片)进行断电。

    在 TICS Pro LMK05318B 上：

    -设置 XO 频率(Hz)= 12.288e6。 根据输入缓冲器选择接口类型。

    我建议确保12.288MHz 输入时钟满足 XO 输入特性：

    -设置目标频率49.152MHz 和输出格式。 您还可以禁用其他输入、然后计算频率规划。 将选择 APLL2从12.288MHz 输入生成该输出时钟。

    -禁用 PRIREF 和 SECREF、因为 DPLL 未使用。

    -您可以使用"Ctrl + L"和"软复位芯片"运行配置并检查输出频率。

    如果您需要帮助、请告诉我。 如果需要、我们可以提供.tcs 配置文件。

    -Riley

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    TI__Guru**** 2501855 points
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     除上述内容外、是否需要启用 DPLL 或 APLL1？  希望您能提供.tcs 配置文件。

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    e2e.ti.com/.../7457.LMK05318B-TICS-Pro-GUI-Overview.pdf
    尊敬的李小玲：

    您能解释一下自己的意思吗？

    Unknown 说：
    是否 需要启用 DPLL 或 APLL1 (除了上述内容)？

    附件是 使用 LMK05318B TICS Pro 的说明。 你可以尝试通过我之前回复中的步骤进行配置。

    -Riley

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     Riley、您好！

    感谢您在此期间的支持。  但是、我们 这个客户会遇到以下问题、  您能否继续提供帮助

    按照上面屏幕截图中的设置操作后、默认情况下会配置其他参数、导致输出时钟和输入时钟相位无法同步。 是否因为向导配置页面中 APLL2参考时钟的默认配置为 VCO1？ 如果 APLL2的参考时钟更改为 XO、则输出时钟没有信号。 除了屏幕截图中的参数外、 我是否需要更改其他参数？ 我需要您提供 TCS 配置文件。

    谢谢。

    Amy

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    尊敬的 Amy：

    下周我将重新讨论配置。

    -Riley

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     Riley、您好！

    抱歉、推送了、这里有任何更新吗？

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    尊敬的 Amy：

    请尝试此配置： e2e.ti.com/.../XO_5F00_12.288MHz_5F00_Out_5F00_49.152MHz.tcs

    -Riley

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     Riley、您好！

    客户表示反馈时间比较长。 我想他的问题已经解决了。 感谢您在此期间的支持。  

    此致、

    Amy