[参考译文] LMK04832：单环路相位噪声降级

您好、Deva：

在仿真中、您使用的是 LMK04832-SP 的程序而不是 LMK04832、因此请确保将数据转换为 LMK04832、确保没有任何变化。 这两个器件非常相似、但仍值得检查。

Unknown 说：

2.是否有更好的器件可以在较低偏移(<10kHz)和0延迟特性下提供更低的相位噪声降级？

我们的射频 PLL 和同步器专用于此特定用途！ 因此、如果您更适合您的应用、您也可以使用其中的某个器件。 LMX2572、LMX2594、LMX2595和 LMX2820都提供 SYSREF 和0延迟模式(它们都自动是单环路、因此无需担心)。  

[报价 userid="447336" url="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1204683/lmk04832-single-loop-phase-noise-degradation ]1.由于相位噪声对我们的应用至关重要、请确认在使用 LMK04832时、相位噪声降级是否不会超过-4dB 降级 i.e、-126dBc/Hz @ 100Hz 偏移？ 或者实际实施是否会导致进一步降级？

如果您相对于上述其他4款射频产品仍然更喜欢 LMK04832、我可以在下周的会议上证实这一点。 要回答您的问题、您可以预计仿真中显示的-4dB 下降情况不会更糟糕、假设您拥有纯净的电源、纯净的基准(OCXO 应该就是这种情况)、您的电路板布局会经过优化以实现最佳性能、 您可以将 LMK04832的输出放置在具有最小串扰的位置、它也取决于您的输入信号格式。  当然、提供的温度和电压会影响器件的性能、因此、如果在建议的操作值范围内但未达到绝对最大额定值、您可以假设性能不变(也遵循之前的所有假设)。 希望这对您有所帮助！

祝你好运！

Andrea

Andrea、您好！

Unknown 说：

在进行仿真时、您使用的是 LMK04832-SP 程序而不是 LMK04832、因此请确保将您的数据转换为 LMK04832、以确保没有任何更改。 这两个部分非常相似,但仍然是一个好的检查。[/报价]

感谢您指出、我已经按照建议更改了器件、同时由于我需要所有 LMK04832的 sysref 进行相位对齐、我将 PFD 频率更改为 Sysref 频率(5MHz)以符合零延迟规则(由于 LMK04832具有 R 分频器 SYNC、输入无需是 GCD (VCO、Sysref)、对吧？)

在发生上述更改的情况下、在 PLLatinum sim 软件中仿真输出100MHz 相位噪声时、在100Hz 偏移时观察到-4.2dB 的相位噪声下降、如下所示。

1) 1)如果您可以使用 LMK04832与具有相似相位噪声特性的 OSCin 输入方波源共享输出100MHz 相位噪声数据、这将非常有用。 运行时、其相位噪声降级是多少 分配模式 (输入：1600MHz、输出：100MHz)？

2)我通过后文"">e2e.ti.com/.../lmk04828-multi-board-lmk-sync" 我有以下疑问:

2.a) R 分频器(由 SPI 或 SYNC/CLKIN0引脚滑动引起)的同步事件应满足基准时钟输入或 VCO 周期的设置和保持时间？

2.b)在执行 R 驱动器同步时、输出分频器(由 SPI 或 SYNC/CLKIN0引脚发生翻转导致)的同步事件应满足基准时钟输入或 VCO 周期的设置和保持时间？

2.c)在使用 R 除法器 SYNC 的脉冲发生器模式下、参考频率请求应满足参考时钟输入或 VCO 周期的设置和保持时间？

2.d) 3)"一般而言，只要您不需要 CLKin0 --> CLKout，或者同时使用两个级联器件需要 SYSREF，我建议使用 LMK04832"
在我的配置中、我需要来自多个并行 LMK04832的 Sysref 在同一时间小于10ps (JESD 除外)。 我可以继续进行 LMK04832吗？ 另外、参考一下、如果我有2个2nos.cascaded 链和多个 LMK04832、那么 sysref 相位对齐就无法实现。

2.e)对于 LMK04832、tPDCLKin0_从 CLKin0到 SDCLKout1的传播延迟值是多少？

2.f)通常输入和输出时钟的零延迟是否意味着输入和输出时钟相位之间的确定性或输入和输出时钟相位同时对齐(传播延迟0ps )?

3)我们要求在多个电源中对齐所有 LMK04832 <10ps (JESD 除外)的参考频率和器件时钟。 因此、我打算执行以下操作、

使用 R divider SYNC 将所有 lmk04832在本地生成的 Pulsor 模式5MHz sysref 输出与 OSCin 输入100MHz 对齐。

R divider SYNC、输出除法器 SYNC、Sysref 请求所有这些都将按照100MHz OSCin 输入同相生成。

上述方案是否可以实现频率参考<10ps 的相位对齐？

提前感谢、

Deva.

您好、Deva：

本周结束时、我将向您介绍相位噪声测量结果。

上述所有组件(输出分频器、R 分频器等)应满足 VCO 周期的建立时间和保持时间。

Unknown 说：

在我的配置中，我需要多个并行 LMK04832中的 Sysref 恰好在同一时刻<10ps (JESD 除外)。 我可以继续使用 LMK04832吗？

是的、您只需确保还向第二个 LMK04832提供 SYSREF 输入、以确保所有器件对齐。

[报价用户识别="447336" URL="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1204683/lmk04832-single-loop-phase-noise-degradation/4545187 #45187"]？ 此外还有参考之处、如果我有2个2nos.cascaded 链多个 LMK04832、则 sysref 相位对齐无法实现？[/quot]

否、应始终能够通过 LMK04832实现 SYSREF 对齐

Unknown 说：

2.e)对于 LMK04832，tPDCLKin0_从 CLKin0到 SDCLKout1的传播延迟的值是多少？[/quot]

这取决于频率、对于100MHz 的输出时钟、大约有17个 VCO 周期。 因此、对于 SYSREF、它还应该大约为17个 VCO 周期。

Unknown 说：

2.f)输入和输出时钟的零延迟通常意味着输入和输出时钟相位之间的确定性或输入和输出时钟相位同时对齐(0ps 传播延迟)?

第一个选项"0-delay"在时钟的整个生命周期内对齐输入和输出相位。

Unknown 说：

是否能够使用上述方案<10ps 的 sysref 相位对齐？

我会在本周结束前与您联系。

此致！

Andrea

[/quote]

尊敬的 Andrea：

是否有任何更新、正在等待您的回复。

另外、 标准化为 LMK04832的 PLL2的1Hz 值的闪烁 FOM 是多少？

提前感谢、

Deva.

大家好、

我将查看上述请求的数据、并在明天回复您。

谢谢！

此致、

阿杰特·帕尔

大家好、

很抱歉响应延迟。

关于您对100MHz 输出相位噪声降级@100Hz 偏移的查询、LMK04832具有标准 PLL 闪烁-128dBc/Hz @ 10kHz 偏移(请参阅注释6以计算所需输出频率下的相位噪声) 并且在100MHz 输出时、相位噪声大约为-148dBc/Hz @ 10KHz 偏移、10dB/十倍频程斜率接近载波。 因此、该器件在100Hz 偏移(PLL 噪声)时具有约-128dBc/Hz 的近端噪声。

当基准在100Hz 偏移下至少优于6-10dB 时、这是最佳的相位噪声。

Unknown 说：

此外， LMK04832 PLL2的闪烁 FOM 标准化为1 Hz 的值是什么？

1Hz 时的标准化闪烁基于10dB/十倍频程、大约为-88dBc/Hz。

Unknown 说：

是否能够使用上述方案<10ps 的 sysref 相位对齐？

可以在器件之间实现 SYSREF 对齐、但器件本身具有 CLKout 到 CLKout 偏移60ps。 因此、相位对齐方式在此范围内会有所不同。

关于多器件 LMK04832 SYNC、PLL2 R -分频器复位以及 ZDM 可以提供确定性相位、但需要外部 SYNC 输入来复位 PLL2 R 分频器。 由于在将 PLL2相位检测器频率减小到5MHz 的同时应满足设置和保持时序要求、这将降低整体相位噪声性能 (平坦噪声)。

使用双 PLL 嵌套 ZDM 时、您可以具有与 PLL1输入端 SYSREF 相同的外部输入频率、并可以在 PLL2 OSCin 输入端保持较高的 VCXO、这将使器件保持在真正的 ZDM 并提高整体时钟输出相位噪声性能。

Unknown 说：

如果您能够使用 LMK04832和具有相似相位噪声特性的 OSCin 输入方波源共享输出100MHz 相位噪声数据，将会非常有帮助。 运行时、其相位噪声降级是多少 分配模式 (输入：1600MHz，输出：100MHz)？

我今天将提供测量数据。

谢谢！

此致、

阿杰特·帕尔