我们正在尝试使用 LMK04610与带有低相位噪声 VCXO 的基准源同步、然后再进行分配。
我们可以分别设置10MHz 和100MHz 基准。 我们一直在努力实现尽可能低的相位噪声。 但我们发现、与1kHz 及更高频率相比、100Hz 附近的性能并不是很好。 这一点在与其他传统 PLL 相比明显更差。 我们已经通过以下内容来获得有关尝试优化 PLL1设置的指导：
所有这些来源都不能真正阐明如何选择这些设置。 设置大多是通过试错来确定的、但我们也尽量减小环路带宽。 我们还发现、对于10MHz 基准、我们无法进入低脉冲模式并使 PLL 锁定。 我们只能使用50%模式。 使用100MHz 参考的确允许低脉冲模式、但一旦带宽变得过低、我们就无法锁定。 即使带宽非常低、近端噪声性能似乎也很差。
您能否提供一些指导来说明如何从 PLL1获得最佳相位噪声性能？ 或针对所述的这些用例提供一些建议的设置。
您好！
LMK04616数据表显示了仅 PLL1用例的方框图、其中 PLL2被绕过、输出来自 PLL1。
您可以通过 TICS Pro 配置 PLL、同时为单环路 PLL1选择工作模式、它将设置此模式的寄存器、可以在 TICS Pro 的 PLL1页面中设置其余配置。
相位噪声性能取决于相位检测器频率、PLL1不支持高于4MHz 的相位检测器频率。 因此、输出相位噪声将受到此限制。
以下是最大相位检测器频率 FYR 的配置文件。
e2e.ti.com/.../LMK04616_5F00_PLL1_5F00_only_5F00_100MHzCLKin1.tcs
谢谢！
此致、
阿杰特·帕尔
Ajeet、 感谢您的答复、我们已经在100MHz 输入到100MHz 输出情形中使用了类似的设置。 您发送的配置没有明显更改。 在这一点上、这似乎是我们对该 PLL 实现接近性能的最佳预期。 我们将必须评估这种做法是否可以接受。
我们有一个关于 LMK04610旁路模式的后续问题。 在旁路模式中、我们禁用 PLL1和 PLL2并且只将 LMK04610用作扇出缓冲器芯片。 在这种情况下、我们只想将来自 CLKIN1输入端的信号分配。 但是、我们注意到、与分配来自 OSCIN 输入端的信号相比、性能意外下降。
我附加了一个相位噪声捕获、显示了该差异。 在图中：
您能否解释一下与 OSCIN 输入相比、哪些因素会导致 CLKIN1输入的相位噪声增加？
您好！
LMK04610的抖动清除器实际用例、其中 PLL1输入路径(CLKinx)可能具有有噪声的输入、需要通过 PLL2清除抖动。 在这种情况下、PLL1输入路径(CLKinx 输入级)可能性能不佳、并且会通过输入缓冲器/多路复用器增加噪声、从而在旁路模式下运行时可能降低相位噪声性能。 您可以看到旁路模式下 OSCin 输入与 CLKinx 输入之间的差异。
谢谢！
此致、
阿杰特·帕尔
