[参考译文] LMK04610：为 PLL1确定低相位噪声的最佳设置

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1226812/lmk04610-determining-optimal-settings-for-low-phase-noise-for-pll1

我们正在尝试使用 LMK04610与带有低相位噪声 VCXO 的基准源同步、然后再进行分配。

• 我们需要支持10 MHz 和100 MHz 的2个基准输入频率
• 转向 VCXO 的频率为100MHz -我们将使用 Crystek CVSS-945-100.000。  我们确认此部件的控制信号为0-5V、 LMK04610只能为其电荷泵输出高达3.3V 的电压。  但是、我们认为2.5V 左右的中心点是可接受的。
• 我们希望最多分配锁定的100MHz 输出的4个副本
• 我们仅计划使用 PLL1并禁用 PLL2

我们可以分别设置10MHz 和100MHz 基准。  我们一直在努力实现尽可能低的相位噪声。  但我们发现、与1kHz 及更高频率相比、100Hz 附近的性能并不是很好。  这一点在与其他传统 PLL 相比明显更差。  我们已经通过以下内容来获得有关尝试优化 PLL1设置的指导：

• 数据表
• TICS Pro 软件
• 文档"适用于 LMK046xx 系列的 SDPLL"  

所有这些来源都不能真正阐明如何选择这些设置。 设置大多是通过试错来确定的、但我们也尽量减小环路带宽。  我们还发现、对于10MHz 基准、我们无法进入低脉冲模式并使 PLL 锁定。 我们只能使用50%模式。  使用100MHz 参考的确允许低脉冲模式、但一旦带宽变得过低、我们就无法锁定。  即使带宽非常低、近端噪声性能似乎也很差。

您能否提供一些指导来说明如何从 PLL1获得最佳相位噪声性能？  或针对所述的这些用例提供一些建议的设置。