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[参考译文] LMK04828:缓冲器输出是否可以优化相位噪声?

Guru**** 2539500 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1229269/lmk04828-can-buffer-output-optimize-phase-noise

器件型号:LMK04828

你(们)好

如下图所示,客户通过 PLL1评估两种 VCXO(性能更好:Crystek,性能更差:Epson )。 并使用 OSCout 作为 VCXO 的输出。

我们认为 OSCout 只是 VCXO 的缓冲输出、并叠加缓冲器本身的噪声、与 VCXO 的输出相比、OSCout 的相位将变得更糟。

但实际上我们看到:

1.无论客户使用哪种 VCXO、OSCout 都有相似的相位噪声性能

1.缓冲器 在使用 EPSON VCXO 时会优化 VCXO 输出的相位噪声,与 Crystek 相比,它的相位噪声性能更差。

我的问题是:

为什么缓冲器可以优化 VCXO 的相位噪声性能、现象的理论是什么?

图片1:Crystek、VCXO 的输出

图2:Crystek、OSCout 输出

图3:Epson,VCXO‘s 输出与 Crystek 相比具有更差的相位噪声

图4:Epson,OSCout 输出,相位噪声已 优化。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    哈利、您好!

     在开环条件下 VCXO 的图是否相同? 如果是、则性能不会显示 PLL、这仅显示实际的 VCXO 性能。

    而在获取 OSCout 图时、这些图将处于 PLL1锁定状态、PLL1环路 BW 将根据环路 BW 优化 VCXO 性能。

    这些测试需要考虑哪些环路 BW? 对于单个 VCXO、环路带宽可以是不同的、从而优化 PLL 性能。

    谢谢!

    此致、
    阿杰特·帕尔

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你好、Ajeet

    同意您的观点。  

    但我的问题是、为什么缓冲器看起来可以优化 VCXO 的相位噪声? 特别是对于 Epson 的 VCXO、相位噪声在缓冲后得到优化。

    在我看来、缓冲器无法优化相位噪声、相反、它会增加噪声。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    哈利、您好!

    近端相位噪声的改善可能是由于使用了 PLL1环路 BW。 如果环路带宽非常低(以几 Hz 或更低的频率表示为~)、它将抑制 VCXO 效应、并遵循 PLL 1/f 和平坦噪声性能。 OSCout 缓冲器会降低本底噪声、可以从数据表中查看下面的图。

    谢谢!

    此致、

    阿杰特·帕尔