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[参考译文] LMK04828:抖动规格

Guru**** 2534300 points
Other Parts Discussed in Thread: LMK04828

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1232661/lmk04828-jitter-spec

器件型号:LMK04828

您好!

以下时钟发生器(器件型号:LMK04828BISQ)可用于某一应用、为 DUT 推导100MHz 时钟。

观察结果:

结果表明、 电路板中的随机抖动约为700fs。 但是、数据表指出"12kHz 至20MHz 时为88fs RMS 抖动、100Hz 至20MHz 时为91fs RMS 抖动。

附加了原理图和寄存器设置详细信息。

请查看原理图和寄存器设置详细信息、并告诉我们您为减少设计中的抖动而提出的建议。



e2e.ti.com/.../LMK04828_5F00_REGSETTING.loge2e.ti.com/.../LMK04828_5F00_CLOCK-SECTION.pdf

谢谢!
Dhanasekaran.v

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    尊敬的 Dhanasekaran:

    谢谢您提供的信息、我给我们的抖动清除器专家打电话。

    此致!

    Evan Su

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    尊敬的 Evan Su:

    感谢您的更新。

    更多的观察

    1.由于外部振荡器已经和时钟发生器的 Oscin 引脚相连接、我们了解到单环路已经在设计中实现。 因此、PLL1没有被使用。 请查看我们的原理图并进行确认。

    2、随机抖动测量有多种频率(从低频到高频)。 RJ 在较低频率上较高而在较高频率上较低(例如:192fs @ 250MHz、133fs @ 1250MHz)。 RJ 增加、而 PLL2的"N"增加。

    此致、

    Dhanasekaran.v

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    尊敬的 Dhanasekaran:

    1. 由于外部振荡器已经与时钟发生器的 Oscin 引脚连接、我们了解单环路已经在设计中实现。 因此、PLL1没有被使用。 请查看我们的原理图并进行确认。

    我查看了您的原理图、发现它似乎与单环路模式保持一致。 以确保需要检查完整的器件配置。 我查看了您提供的.log 文件、但我不熟悉格式、找不到我查找的一些寄存器、例如 OSCin_PD。 您是否使用了我们的 TICS Pro 软件来生成寄存器配置? 如果是、请为我们提供已导出的配置文件(.tcs)、这将帮助我们更快速地审查这一情况。

    我们的专家似乎已经忙昨天,但我希望他能够尽快回到你。

    此致!

    Evan Su

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    您好、Evan:

    寄存器设置值为0x07。 因此、  OSCIN_PD 位为"0"。  

    PLL1_PD - 07 PLL1_PD 0 VCO_LDO_PD 0 VCO_PD 0 OSCin_PD 0 SYSREF_GBL_PD 0 SYSREF_PD 0x1 SYSREF_DDLY_PD 0x1 SYSREF_PLSR_PD 0x1

    此致、

    Dhanasekaran.v

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    尊敬的 Dhanasekaran:

    在其他 IDE 中打开日志文件后、我能够更有效地搜索它。 我将尽我所能审查 PLL 配置、但对抖动的优化超出了我的能力、因此如果我们的专家在下周前没有回答、我将与他核实。

    谢谢。

    Evan Su

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    尊敬的 Evan Su:

    我没有收到任何有关这方面的更新。 非常紧急。  

    请提供双环路模式的寄存器设置。

    谢谢!

    此致、

    Dhanasekaran.v

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    尊敬的 Dhanasekaran:

    请允许我花点时间。 我今天会尽快答复您。

    谢谢!

    此致、
    阿杰特·帕尔

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    尊敬的 Dhanasekaran:

    您是使用板载 VCXO (U7)还是在 OSCIN_N 引脚上使用外部输入执行测试?

    如果通过 U7连接、C279应为 DNI、 OSCIN_N 引脚通过 C280连接到 GND。

    如果 OSCIN_N 引脚上的基准是外部的、那么 U7应该断电、这会在 输出上引入很多寄生信号、并且您将看到最差的抖动数。 此外、您还需要将 C353保持为0.1uF、将 C352作为 DNI、将 R227替换为0 Ω 电阻器。

    要在双 PLL 环路中使用、您需要在 PLL1的 CLKin0/1/2输入引脚上具有外部输入。 但没有输入引脚连接到任何外部输入的连接器。 因此、它无法配置为双 PLL 模式。

    谢谢!

    此致、

    阿杰特·帕尔

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    尊敬的 Ajeet Pal:

    感谢您的反馈。

    我们有另一个具有各种输入时钟选项的电路板。 我们要将其配置为双环路模式。 您能否提供寄存器设置。

    此致、

    Dhanasekaran.v

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    尊敬的 Dhanasekaran:

    您能否将 CLKin0/CLKin1输入频率分享给 PLL1并使用 VCXO 频率来生成配置文件?

    谢谢!

    此致、

    阿杰特·帕尔

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    尊敬的 Ajeet Pal:

    输入频率为50MHz/100MHz。 VCXO 为50MHz。

    谢谢!

    此致、

    Dhanasekaran.v

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    尊敬的 Dhanasekaran:

     有关 CLKin1输入50MHz 和 VCXO 50MHz 设置、请参阅以下配置文件。


    e2e.ti.com/.../LMK04828_5F00_dual_5F00_loop.tcs

    对于所需的输出、您可以更改时钟分频器值。

    谢谢!

    此致、

    阿杰特·帕尔

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    尊敬的 Ajeet Pal:

    谢谢!

    我们将尝试一下、并告知您。

    此致、

    Dhanasekaran.v

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    尊敬的 Ajeet Pal:

    我们在 TI 设计的 LMK04828评估板中完成了几个测试用例来测量抖动水平。 随附测试报告。

    观察结果:  

    1.数据表指出88fs RMS 抖动(12kHz 至20MHz)和91fs RMS 抖动(100Hz 至20MHz)。 不过、我们观察到的不仅仅是数据表规格。  请阐明 TI 观察到88fs 和91fs 时的测试条件。  

    2.抖动值在低频时较高,在高频时较低。 这表明抖动会根据分频器值发生变化。 请澄清一下。

    3。是输入 OCSInp、内部 VCO0或 VCO1的分频器值之间的任何相关性、该分频器值用于在 DCKOUTxP& N 处配置所需的具有最小抖动的时钟输出。  

    4.数据表指出、抖动将针对双环路模式进行优化。 但是、我们 没有注意到 单环路和双环路之间有太大差异。 请澄清。

    5.我们想生成100Mhz (差动)输出与50Mhz、100Mhz 双模和单模时钟。 请提供此条件的设置。  

    6.是否有100MHz 差动时钟输出的抖动规格?

    谢谢!

    此致、

    Dhanasekaran.v

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Dhanasekaran:

    1. 数据表指出88fs RMS 抖动(12kHz 至20MHz)和91fs RMS 抖动(100Hz 至20MHz)。 不过、我们观察到的不仅仅是数据表规格。  请阐明 TI 观察到88fs 和91fs 时的测试条件。  [/报价]

    相位噪声测试使用哪种配置? 请共享使用的配置文件。

    您可以 使用 TICS Pro 中提供的默认配置"CLKin1 122.88MHz、OSCin 122.88MHz"、并为所需的频率设置 CLKout0/2端口。 同时使 SYNC_DISx -->"1"。 它应提供 优化的相位噪声测量数据。

    2. 抖动值在低频时较高、在高频时较低。 这表明抖动会根据分频器值发生变化。 请澄清。

    较低输出频率处的抖动数不符合实际。 较高的分频器值时、远端噪声的变化较小、因此可能会增加总抖动、 即使在分频器值32处、总抖动也会在~100-120fsec 范围内。 您 可以查看测量设置。

    3. 输入 OCSInp、内部 VCO0或 VCO1之间任意相关性、分频器值用于在 DCKOUTxP& N 处配置所需的抖动最小的时钟输出。  [/报价]

    是的、使用较高的相位检测器频率时、N 分频器将更小、从而提高整体平坦噪声性能并优化/改善抖动。

    4. 数据表指出、抖动将针对双环路模式进行优化。 但是、我们 没有注意到 单环路和双环路之间有太大差异。 请澄清。

    双环路模式运行为抖动清除器、其中 PLL1上的输入可能有噪声、通过使用优化的 PLL1设置和使用的 VCXO、可以提高所有抖动的性能。 在您的情况下、PLL1可能已经具有优化的相位检测器频率和环路滤波器带宽、PLL2输出在两种情况下都将在接近偏移处看到 VCXO 性能。 因此、它显示了近乎理想的性能。

    5. 我们希望生成带有50MHz 和100MHz 双模时钟和单模时钟的100MHz (差动)时钟。 请提供此条件的设置

    LMK04828EVM 的板载 VCXO 频率为122.88MHz。 因此、我们不能得到 100MHz 输出的优化相位噪声数、这要求 VCXO 频率的整数倍以获得更高的相位检测器频率。  

    如果您有设置,我可以帮助您提供配置设置 FYR。

    谢谢!

    此致、
    阿杰特·帕尔

    [/quote][/quote]
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    尊敬的 Ajeet Pal:

    感谢您的反馈。

    使用低 N 分频器值(PLL2 R 和 N 分频器- 1和12)测量随机抖动(请参阅随附的文档:LMK04828_Jitter Measurement_15th 2023)。 寄存器设置已从 TICSPRO 中提取并附在此处。 但是、抖动超过300fs。

    我们的终端客户担心抖动。 任何 D 时钟输出通道中预期的随机抖动都应小于200fs @ 100MHz 时钟输出。

    因此、我们请求 TI 详细建议寄存器设置、即 CLKIN 范围、PLL1分频器、PLL2分频器、PLL2 N 分频器、PLL2 N 预分频器、 等等 以获得随机抖动小于200fs 的100MHz 输出时钟。

    e2e.ti.com/.../LMK04828_5F00_Jitter_5F00_Measurement_5F00_15thJune2023.xlsxe2e.ti.com/.../HexRegisterValues_5F00_2400.txte2e.ti.com/.../8154.HexRegisterValues_5F00_2500.txte2e.ti.com/.../HexRegisterValues_5F00_3000.txt

    此致、

    Dhanasekaran.v

    e2e.ti.com/.../LMK04828_5F00_Jitter_5F00_Measurement_5F00_15thJune2023.xlsx

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    尊敬的 Dhanasekaran:

    感谢您分享测量数据的详细信息。

    此处、我可能怀疑您的设置中存在测量错误/问题。 由于与100MHz VCXO 共享的测量数据、因此无法快速比较、我建议使用 VCO0和 VCO1在数据表给定频率(245.76MHz)下使用 LMK04828EVM 验证测量数据。

    下面是使用 VCO1在245.76MHz 条件下 LMK04828EVM 上使用先前响应中提到的默认配置的快速测量数据。 此处、本底噪声约为-160dBc/Hz、而您的测量数据具有较高的本底噪声(>5dB)、并且在1MHz 偏移处存在直接的相位噪声跳变。 这可能是测量仪器的限制。  

    您可以尝试更改仪器(Agilent E5052B 或 R&S FSWP 等) 然后查看性能。  

    LMK04828可以提供优于200ps 的输出抖动。

    谢谢!

    此致、
    阿杰特·帕尔