我们正在 adc32rf45和 Stratix 10 Intel FPGA 之间尝试 JESD 接口、但我们无法在 ADC 和 FPGA 之间实现链路。
因此、我们尝试了 JESD IP 内核与回送条件、但我们无法使用 收发器时钟(lmk04828的输出时钟之一)作为输入参考时钟来获得 ATX PLL (IP 内核)锁定输出。
由于没有发生锁定、我们不确定 收发器的时钟是稳定的。
我们做了一些测试来检查时钟稳定性。
下面附上了用于检查稳定性的 LMK 配置和测试结果。
有人能告诉我们、不锁定的问题可能是什么。
尊敬的 Soumya：
对于单端输入、OSCin 应与50 Ω 端接交流耦合、它具有内部共模电平。 在您的设置中、它与来自 OSCout 的较高共模电压(CMOS)相连接。
这可能会导致信号完整性问题并使输出频率偏离。
我可能建议在断开 FPGA_OSCOUT 信号后、在 C2211之后获取 OSCout 输出(LVPECL 格式)并以50欧姆的电阻连接到 OSCINP、C2212至 GND。 将 C2206保持为 OSCINN 引脚。
谢谢！
此致、
阿杰特·帕尔
已编辑： LMK04828 CMOS 可支持 < 250MHz 的输出频率。
尊敬的 Soumya：
对于上述答复的修正，我深表歉意。 CMOS 输出可为最大250MHz 而不是最小值。 因此频率选择很好。 但 OSCin 不能将 OSCout LVCMOS 输出作为输入。 LVCMOS 具有比 OSCin 预期的更高的摆幅。
此外、PLL2具有高达155MHz 的最大相位检测器频率。 因此、使用300MHz 参考频率、您可以使用 PLL2_R 值"2"来降低相位检测器频率150MHz。
利用为 LVPECL 给出的下拉设置、您可以为 OSCout LVPECL 输出格式使用相同的频率。
正如我之前建议的、您可以使用 R1433和 R1422、因为它是240ohm、并且可以在 C2207处保留50ohm 电阻。
谢谢！
此致、
阿杰特·帕尔
