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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1244201/cdclvc1102-cdclvc1102
您好！
将我的设计附加在一起、以供审核、
我需要为 DSP 的 RSCLK 引脚和编解码器的 BITCLK 提供24MHZ 时钟、该设计是否能正常工作？
大家好、Amrutha、
我们有一位器件专家分页。 他将在7月4日假期后回到你。
此致！
Evan Su
可以降低容性负载和串联电阻以获得适当的摆幅。 时钟输入、您也可以看到接收器衰减。 我不会使用过多的容性负载、因为信号的上升和下降时间很短、并且会导致对尖锐边缘进行滤波。 您可以尝试5pF 的负载电容值。 此外、驱动器在3.3V 时的输出阻抗约为45欧姆。您只需串联添加5欧姆即可匹配传输线路阻抗。
请告诉我这是否解答了您的问题。
阿西姆
