您好!
我目前正在使用 CDCLVC1108进行设计、以将时钟信号分配给其他器件。 并不是要使用所有输出、因此我需要确切了解必须如何端接它们、以免它们影响电路。
此器件由3.3V 电源供电。 根据数据表、我认为适合 Vdd 到 GND 的100欧姆+ 100欧姆电阻分压器。
这是否正确? 请提供详细信息。
此外、对于使用的输出、我们是否还需要在接收器电路侧使用此端接?
此致、
萨尔瓦多
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您好!
我目前正在使用 CDCLVC1108进行设计、以将时钟信号分配给其他器件。 并不是要使用所有输出、因此我需要确切了解必须如何端接它们、以免它们影响电路。
此器件由3.3V 电源供电。 根据数据表、我认为适合 Vdd 到 GND 的100欧姆+ 100欧姆电阻分压器。
这是否正确? 请提供详细信息。
此外、对于使用的输出、我们是否还需要在接收器电路侧使用此端接?
此致、
萨尔瓦多
您好,Salvador,
CDCLVC1108的未使用输出 应保持悬空、以减少其对电路其余部分的影响。 在接收器侧、大多数 LVCMOS 接收器不需要任何端接、除非您 需要减小信号振幅或更改共模电压。 数据表的第9节包括一些典型应用的信息。 在图10中、100欧姆至 VCC+GND 分压器用于创建50欧姆线路端接、从而将接收器的振幅设置为约 0.5 * 3.3V。
此致、
康纳
您好、Connor、
我一直与同事讨论这个问题,但仍有一个问题。
数据表建议使引脚保持断开状态。 没关系。 但是、EMI 会怎样呢? 时钟信号的频率约为90MHz、端接引脚是否有可能辐射到电路的其余部分? 是否还使用了一个端接具有辐射阻抗的引脚的轨道?
您如何解决该问题以避免 从 EMI 的角度对电路的其余部分产生影响? 对于未使用的输出、哪个特定端接最适合?
此致、
萨尔瓦多
您好,Salvador,
我们尚未对此器件进行 EMI 测试、因此无法获得不同端接方案的数据。 不过、通常最好将引脚保持悬空、因为覆铜迹线本身会辐射噪声。 如果未使用的输出仍要连接到布线上、您可以端接到 RC 低通滤波器(例如1K 欧姆和10pF 电容器)、以减少高压摆率产生的 EMI 影响。
在使用的输出上、您还可以增加串联电阻值以抑制输出、这也有助于降低输出压摆率和提高 EMI 性能。
此致、
康纳