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大家好、
如果我们打开/关闭同步锁、输出时钟频率将会发生变化、这是不可接受的。 您是否有任何方法可以减少频率变化？
此致！ 泽明
尊敬的 Zeming：
这是一种正常行为。
在同步锁定模式下、PLL 锁定到输入视频基准、因此输出频率正确。
在自由运行模式下、输出频率将等于 VCXO 频率、这取决于 VC 电压。 我们可以启用 LOR 保持功能、当移除输入视频基准后、PLL 将切换到保持模式、VC 将是 PLL 锁定时最后一次检测到的电压。 这可以减少短期的频率误差。
尊敬的 Noel：
感谢您的建议。
客户告知保持模式不能减少频率变化、只能缩短稳定时间、但频率变化没有改善。
您能否告诉我、如果我们更改 VCXO 滤波器、频率是否可以提高？ 或 LMH1983优于 LMH1982？
如果使用 EVM 用户指南中所示的相同环路滤波器、则无需更改此滤波器。 环路滤波器和 VCXO 之间的运算放大器有助于减少 VCXO 中的电流泄漏、从而有助于减少频率漂移问题。 此外、不同供应商的不同 VCXO 将具有不同的泄漏性能。 尝试不同的 VCXO、以找出哪个 VCXO 返回的泄漏更少。 使用拧紧频率精度和较小的调谐范围 VCXO 也有助于改善频率漂移。
LMH1983应具有与 LMH1982相同的保持性能。
