[参考译文] LMK04828：SDclkout 的占空比

是否清除了 SYNC_DISSYSREF 位？ 来自 SYSREF 分频器的信号 与来自同步系统的信号共享一个公共内部路由(我们将其称为 SYNC/SYSREF 分布路径)、因此 SYSREF 分频器可能会意外自行复位、从而可能会对占空比产生影响。 SYNC_DISx 位对来自 SYNC/SYSREF 分配路径的信号进行门控：当 SYNC_DISx 位设置为1时、SYNC/SYSREF 分配路径上的逻辑高电平信号不会复位分频器。 同样、当 SYNC_DISx 位 清零时、分频器将由 SYNC/SYSREF 分配路径上的任何逻辑高电平信号复位(可能包括 SYSREF 分频器-导致一些奇怪的行为)。

通常占空比应为50%、但我承认我没有检查过奇数分频、它可能会在一个分配路径周期中关闭。

实际上、我将按照数据表第40页上"sysref 示例的设置"中给出的步骤进行操作。 因此、是的、我清除了 SYNC_DISSYSREF (0x144)。 我正在做的与本示例相关的唯一区别是、我在末尾使用连续的 sysref。 如何对有关 sysref/sync 信号的关键寄存器进行编程、如下所示：

x"143"--> x"91" SYNC 模式设为1；SYNC_EN 设为1；sysref_CLR 位设为1

x"144"--> x"00" sync_dissysref 和所有的 sync_disx 位都将被清零

x"139"-> x"00" sysref_mux 已设置为正常同步

x"143"--> x"b1" sync_pol 被切换

x"143"--> x"91" SYC_pol 被切换

x"144"--> x"FF" sync_dissysref 和所有的 sync_disx 位都会生效

x"143"--> x"12" sysref_CLR 位清零且 SYNC_MODE 设为2 (尽管如此、因为我们使用连续 sysref)

x"139"-> x"03" sysref_mux 设置为连续模式

下面给出了我最终作为参考频率信号获得的信息。 请注意、我在 FPGA 中监控参考频率信号、甚至在对 LMK 进行编程之前、我就得到了参考频率的逻辑高电平。

您好！

您好！

我正在发送我在附件中使用的寄存器值。 不过、我有几个要点要说明。 我将 SYSREF_DDLY 设置为8、因为根据数据表第45页的 eq-1和 eq-2、我得到：

delay_dclk=5+5= 10个 VCO 周期(VCO 以3GHz 运行)

DELAY_SDclk= 8+0+2+0=10

SYSREF_DIV 设置为 x"03c0"= 960 %4=0、因此 SYSREF_DIV_ADJUST=2

和  

由于 DCLKoutX_MUX=0、因此 DCLKoutX_MUX_ADJUST=0

上述计算是否正确？ 我正在实现器件 clk 和 sysref 的完美对齐、对吗？

顺便说一下、由于我没有将 SDCLKoutY 用作器件时钟输出、即 SDCLKoutY_MUX 设置为1 (SYSREF 作为输出)、更改极性您所述的方式不能正确工作？

感谢你的帮助。

e2e.ti.com/.../3716.HexRegisterValues_5F00_2.txt 

我希望你不是从答案:)。