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[参考译文] LMK04832EVM：退出保持模式

admin
Guru**** 2378650 points
Other Parts Discussed in Thread: LMK04832
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1271743/lmk04832evm-exit-holdover-mode

器件型号：LMK04832EVM
主题中讨论的其他器件：LMK04832

您好！

为了了解 LMK04832的工作原理、我们提供了 TI 提供的评估卡。 (VCXO 122.88 MHz)

 

我想在"保持"模式下使用 LMK04832、我想获取有关退出该模式的更多说明。

在"pll1 holdover control"上、我选择退出模式"exit based on DLD"

我使用连接到 CLKin1的外部10MHz 参考时钟。 (未选择 CLKin0)

该参考时钟可能存在、也可能不存在。

当该时钟不存在(10MHz 参考时钟= OFF)时、LMK04832会使用预先建立的 DAC 电压(CPout1)切换到"保持"模式。

另一方面、当返回该参考时钟时、LMK04832保持在"保持"模式、它不想锁定到此参考时钟。

你能向我解释一下吗？

 

第二种情况、我们可以根据外部时钟的频率来调整进入"保持"模式吗。

我通过改变外部参考时钟10MHz PLL1+350Hz 和 PLL1-520Hz 的频率来观察运行情况 PLL1关闭(10MHz 关闭)

VCXO 上的电压随外部时钟频率的变化而变化(VCXO 上的电压是0或+3.3V)。

另一方面、当 PLL1关闭时、我希望 LMK04832能够切换到"保持"模式。

有可能吗？

 

附件为 Holdover_mode_exit_based_on_DLD.tcs 文件

e2e.ti.com/.../Holdover_5F00_mode_5F00_exit_5F00_based_5F00_on_5F00_DLD.tcs

 

感谢您提供的帮助。

此致

大卫

  • 0
    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 David：  
    退出保持模式取决于保持模式的 设置方式。  

    您可以根据两个条件退出保持模式。 1即当 LOS_EN = 1并且第二个条件是一个等待条件、其中 PLL1 R 和 N 分频器都是相位对齐的-这可能需要一些时间。  

    如果您希望再次连接到基准时钟、请设置 CLKIN_SEL_Manual =3：  

    您还可以具有自动保持模式、在该模式下存在优先级方案、可将时钟用作活动基准：  

    Clkin0有最高的优先级。 在您的情况下、由于它未启用为参考时钟、因此实际上您只将 CLKin1_EN 设置为高电平(这是正确的)、从而使 CLKin1具有优先级。  


    第二个问题-是的、LKM04832可以切换到保持模式。 事实上、保持模式仅适用于 PLL1。
    尝试根据 LOS 更改 HOLDER_EXIT_MODE = EXIT：  

    此致、  

    维森特  

  • 0
    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Vicente，

    感谢您提供这些额外信息。
    第一个问题的答案是：
    选择 CLKIN_SEL_MANUAL = 3 (保持)后、LMK04832在返回参考时钟时退出保持模式。
    实际上、这可能需要几秒钟、甚至一到两分钟。
    该时间不是恒定的。
    是否可以通过调整参数 HOLDOVER_DLD_CNT、PLL1_WND_SIZE 来缩短此挂起时间...？
    如果可以、您可以为我们提供正确的调整参数。

    对于第二个问题：
    实际上、我希望保持第一个问题的工作模式、因此我选择了具有
    介于1.6V 和2.11V 之间的 DAC 电压。 我能够看到、当外部参考时钟(因此 CPout1)的频率达到编程电压时、LMK 进入保持模式。
    另一方面、当返回可行的参考时钟时、LMK 保持在保持模式、时钟上没有锁定(即使在几分钟后)
    你能向我解释一下这个状态吗？

    附件为文件 Holdover_DLD_TRACK_VTUNE_Det1.TCS。

    e2e.ti.com/.../Holdover_5F00_DLD_5F00_track_5F00_vtune_5F00_det1.tcs

    再次感谢您的支持
    此致
    大卫

  • 0
    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 David：  
    可以、可以调整参数以更快地退出支架。 请注意、当保持退出基于 DLD 时适用、DLD 将等待 PLL1 R 和 N 分频器之间的相位对齐。 这可能需要一些时间。  
    必须减少保持时间、PLL1_WND_SIZE 也必须减少。  

    例如、我们设置 HOLDOVER_DLD_CNT = 1且 PLL1_WND_SIZE = 9ns

    如果在此窗口内、我们有一个1个正常时钟周期-器件将退出保持模式。 还列出了 PPM 要求：  

    因此、换句话说、如果您的时钟在该窗口中处于720ppm 之内、器件将退出保持模式。  

    关于您的第二个问题-如果器件经历低行程或高行程、则将输入保持。 如前所述、请设置 HOLDOVER_EN ="基于 LOS 退出。" LOS_EN 也必须为高电平。  

    如果您根据 LOS 设置保持退出- HOLDOVER_DLD_CNT 和 PLL1_WND_SIZE 无关紧要。