[参考译文] TICSPRO-SW：如何显示 PLL 电路中每个时钟的奎特、时序图和奎特

尊敬的 Takaka：  

在您发送的图片中、由于 未选中 DDLYd8_EN、DCLKout8将没有任何延迟。 SDCLKout9由 SYSREF 时钟提供、因此其延迟将取决于将输出页顶部设置为 SYSREF 延迟、如下所示：

如果您希望启用 DDLY_D8、请参阅第9.3.3节。 以计算数字延迟值。  

如果您有任何其他问题、请告诉我。  

此致、  

康纳  

高田山市

虽然我们很长时间以来都希望根据延迟设置在 GUI 中提供一个时序图、但很遗憾、我们没有时间创建此工具。

您可以使用 LMK04828数据表第9.3.4节中提供的公式计算以 VCO 周期为单位的估算延迟。

我刚刚注意到这个公式中的一个错误： 应将 DCLKout_MUX_ADJUST 添加到 DELAYDCLK、而不是 DELAYSDCLK 。

那么、让我们完成您的示例：

• DELAYDCLK = DCLKoutX_DDLY_CNTH + DCLKoutX_DDLY_CNTL + DCLKoutX_MUX_ADJUST = 5 + 5 + 1 (因为 DCC 已启用)= 11个 VCO 周期
• DELAYSDCLK = SYSREF_DDLY + SDCLKoutY_DDLY + SYSREF_DIV_ADJUST = SYSREF_DDLY + 2 + 2 (512 % 2 = 0；0 < 2)=(SYSREF_DDLY + 4) VCO 周期

从您的屏幕截图中可以看出 SYSREF_DDLY 不明显、但假设它是8个周期。 在这种情况下、DELAYDCLK = 11个周期、而 DELAYSDCLK = 12个周期、因此 SYSREF 延迟将使 DCLK 延迟滞后一个 VCO 周期(一个3000 MHz VCO 周期、或333ps)。

如果 SYSREF_DDLY 设置为15、则 DELAYDCLK = 11个周期且 DELAYSDCLK = 19个周期、因此 SYSREF 延迟将使 DCLK 延迟8个 VCO 周期。 由于器件时钟为每周期16个 VCO 周期、 如果 SDCLK 将 DCLK 滞后8个周期、则 SDCLK 上升沿与 DCLK 下降沿同时发生。

最后、有四个条件未被公式考虑：

• 如果对 DCLK 启用并激活半步进、则从 DELAYDCLK 中减去0.5个 VCO 周期。 半步进启用(分频器+ DCC+HS)、但未激活(半步进框)。
• 如果针对 SDCLK 半步长处于激活状态、则从 DELAYSDCLK 中减去~0.5 VCO 周期。 您在上面的图像中没有激活半步长。 (SDCLK 半步进使用与 DCLK 不同的实现、并且 不会恰好是0.5个 VCO 周期。 偏移误差大约为60ps 至100ps、具体取决于工艺和温度)。
• 如果 ADLY_PD 清零、请将 DELAY 组合框中的值添加到 DELAYDCLK。 这是以皮秒为单位的绝对延迟、因此将以皮秒 为单位的值除以以以以皮秒为单位的 VCO 周期值、即可获得以 VCO 周期为单位的延迟。 您已在屏幕截图中设置 ADLY_PD、因此不 会向 DCLK 添加模拟延迟。
• 如果 设置了 ADLY_EN、请将 DELAY 组合框中的值添加到 DELAYSDCLK。  这是以皮秒为单位的绝对延迟、因此将以皮秒为单位的值除以以以以皮秒为单位的 VCO 周期值、即可获得以 VCO 周期为单位的延迟。 您已在屏幕截图中清除 ADLY_EN、因此不会向 SDCLK 添加模拟延迟。

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请注意、Connor 之前的指导不正确-仅 动态数字延迟需要 DDLYd8_EN、该功能允许在同步后更改延迟。 如果您同步输出、 上面公式中的固定延迟值仍将在清除 SYNC_DISx 的任何通道上生效。 LMK04828数据表的第9.3.3节    详细介绍了固定数字延迟和动态数字延迟的步骤及其之间的差异。

此致、

D·佩恩