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器件型号：CDCE6214 使用 CDCE6214生成245.76MHz 信号。 不过、存在严重的杂散发射 、时钟参考为100m。
将输出频率更改为245.5M 仍会产生杂散发射、但杂散发射的频率间隔会发生变化。
输出信号频率变为245M 后、杂散发射消失。 请解决输出245.76M 时的杂散发射问题。 
请检查图片
时钟参考100M、 245.76M 输出
这个文本介绍 寄存器配置、
建军
请尝试 以下设置：
进一步降低 Rp 和提高 Cp 可能会减少这些杂散。
有关减少 CDCE6214上的杂散/时钟抖动的信息、请参阅以下主题： https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1134991/cdce6214-wants-parameters-to-improve-clock-jitter-in-general/4213010?tisearch=e2e-sitesearch&keymatch=cdce6214%20spur#4213010
谢谢。
卡德姆
建军
这是正常的。 有关不同情况下的相位噪声、请参阅以下结果。
1.原始输入相位噪声：
2. y0旁路相位噪声：
3. Y4旁路相位噪声：
如果在旁路模式下需要更好的性能、请在旁路模式下使用 Y1、Y2、Y3或 Y4中的一个。
谢谢。
卡德姆
建军
Y0、Y1、Y2、Y3和 Y4是器件的输出、与 OUT0、OUT1、OUT2、OUT3同义 OUT4组成。
通过使用 REFCLK 作为通道分频器的输入而不是 PSA/PSB 输出来"旁路" PLL：
谢谢。
卡德姆
