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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1288644/cdce813-q1-recommended-jitter-specification-for-clock-input
数据表 P8中介绍了时序要求的推荐规格、但未描述抖动规格。
是否有必要的抖动输入规格？
此致、
聪
Satoshi、
通常、为了获得更佳的 PLL 性能、一个低抖动基准时钟是理想选择。 输入时钟的相位噪声(以及进而产生的 RMS 抖动)越高、能够通过 PLL 传递到输出时钟的基准噪声就越多。
谢谢。
卡德姆
Kadeem 您好！
是否有仿真器工具可查看 CDCE813的输出时钟特性、如 TICS Pro？
这次我们的工作条件是输入时钟24.576MHz 具有来自数字 PLL 输出的4ns 抖动、然后我们期望 CDCE813具有消除抖动的功能来获得干净的24.576MHz 输出。 CDCE813输出时钟抖动的最佳仿真结果是什么？
在此条件下运行 Webench、结果随附。 LMK5B12204是成本最低的解决方案、并获得125fsrms 的输出抖动。 但它仍然有一点贵、且性能非常好。
望月市
e2e.ti.com/.../cta_2D00_export_5F00_2023_2D00_11_2D00_6_5F00_23_3B00_42_3B00_14.pdf
moki,
CDCE913列出的抖动规格为50个周期到50个周期、使用这一选项可能是最佳选择。
还有一个评估模块可供订购、它可用于确定抖动性能。 此器件没有可用的仿真器。
尊敬的 Kadeem：
这是客户提出的另一个问题。
在抖动清除器用例中、Vcnt 引脚4："VCXO 控制电压"建议在不使用时保持开路或上拉。
这是否意味着当输入外部主时钟时、即使外部噪声电压注入到 Vcnt 引脚、也没有副作用？
基本而言、Vcnt 引脚电压连接至可变电容器、没有任何其他连接至 PLL 功能。 这是正确的理解吗？
正确。 除非特别选择了 VCXO 输入选项、否则 VCXO 控制电压引脚 VCNT 不起作用。
感谢您的提示回复。
现在我们客户的问题已经结束、非常感谢您的帮助。
