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[参考译文] LMX2572LP:LMX2572LP SPI 配置问题

Guru**** 1624230 points
Other Parts Discussed in Thread: LMX2592, LMX2572LP
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1294310/lmx2572lp-lmx2572lp-spi-configuration-issue

器件型号:LMX2572LP
主题中讨论的其他器件:LMX2592

您好!
我们使用 SPI 总线来控制和配置系统中的器件、 连接到 SPI 总线的所有器件都是菊花链拓扑。 SPI 总线上有两个 LMX2592芯片、一个 LMX2572LP 芯片和其他5个器件。 但配置后、仅 LMX2592和 LMX2572LP 未成功配置、其他5个设备可正确配置。  MUXOUT 引脚上 LMX-DEVICE 的读回数据全部为0xFFFF。 在这种情况下,配置失败是不可避免的,曲线的 SCK 和 MOSI 喜欢这样. 我认为 SCK 和 MOSI 的时间序列是完美的,上升沿和下降沿的电压振铃是输入的阈值。

但在我们只调整 SCK 和 MOSI 的时间序列, MOSI 滞后 SCK 20ns (__LW_AT__20 x 1e-9秒). 在这种情况下,LMX-devices 可以稳定且 正确地配置。 我们已经用这种方式配置了 LMX-DEVICES 大约10K 次, LMX-DEVICES 每次都可以成功配置。
两条曲线的信号 CSn 低、 测试时 CSn 正确。我们在示波器的探针上使用了 GND 环、的测试点是 LMX2572LP 的引脚、所以我认为测试的延时时间可以忽略不计、"菊花链"就是我们这样的系统。
 
根据数据表中的计时特性,两个序列都可以。 为什么 SCK&MOSI 之间的这种时钟间隔会产生此类影响?
此致!
莱奥
 
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    尊敬的 Leo:

    我不知道为什么、到目前为止我们还没有看到任何问题、那就是使用我们的编程工具进行 SPI 编程- CLK 和数据之间没有延迟。  

    您在何处探测 SPI 信号? 您可以在 LMX 器件旁边探究一下吗?

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    你好,诺埃尔!  

    感谢您的回复!

    主 SPI 器件是 FPGA。  

    我在 LMX2572LP 引脚上测量了与 IC 引脚压实的波形,如图所示,外露的铜是接地平面。

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    尊敬的 Leo:

    最后要检查的一点是、CSB 下降沿和 SCK 上升沿之间是否有5ns 或更高的时间?

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    您好,Noel!

    很抱歉这么  晚才回复。  

    当重新测试波形时、我注意到了 CSn 信号两种情况的区别。

    Pache-CSn;Blue-MOSI;Yellow -SCK。

    下面的曲线表示20ns SCK EDG 到 MOSI 边沿的情况。

    下面的曲线代表0ns SCK EDG 到 MOSI 边沿。当 SCK 和 MOSI 的下降沿同时出现时,表现出过度抖动的 CSn 信号、约为1.3V。 我认为这个值可以禁用 SPI 控制器、然后我认为这个现象会导致 SPI 配置问题。

    我将检查这三个信号的信号完整性。

    谢谢!

    莱奥