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器件型号：LMK04832 大家好、
我们计划使用两个 LMK04832 IC 实现两个系统之间的同步。
独立参考时钟输入被馈送到任一时钟输入。
2.由 FPGA 产生1Hz 的公共同步脉冲，并将其馈送到 LMK IC 的 SYNC 引脚。
I/P 时钟：155.52Mhz、O/P 时钟：13.824MHz (与同步脉冲同步)。
尊敬的 Arijeet：
很抱歉耽误了时间、我查看了原理图和.tcs 文件、唯一发现的潜在问题是对 部分输出禁用了同步、我不确定这是否有意为之。
对于您的其他问题：
1.数据表中没有相关的官方规范、但同步脉冲宽度应至少为15个 分配路径时钟周期(配置约为6ns)
2.是的， 任何清除 SYNC_DISX 位的输出都将在同步脉冲期间复位
需要使用 CLKin1作为155.52 MHz 输入、将 CLKin1_DEMUX 设置为2以选择 PLL1、并设置 CLKin0_DEMUX = 0
4.不需要、如果未使用 JESD、大多数用例均无需使用 SYSREF
如果您有任何其他问题、请告诉我。
此致、
康纳
尊敬的 Arijeet：
每次切换 SYNC 引脚时、启用 SYNC 的任何输出都将复位并在 SYNC 脉冲期间被拉至低电平。 查看数据表中的图7、 如果存在有效 SYNC 脉冲且 SYNC_DISX = 0 (SYNC 已启用)、则输出分频器电路将复位。 这对于确保所有同步的输出同时具有上升沿非常必要。
为了澄清我之前的回复、这意味着如果您希望同步输出、则应取消选中 SYNC_DISX (SYNC DISABLE)框。 如果这些框被选中、那么针对这些输出的 SYNC 功能将被禁用。
有关新配置文件的一些注释：
1.由于使用的是奇数时钟分频器值、因此所有输出应启用"DCC 和 HS"框。 这将确保输出上的占空比接近50%。
2.在"PLL1和2"页面上、如果您想使用 XO 作为 PLL2的基准、则 PLL2 RCLK MUX 应设置为 OSCin
此致、
康纳
