[参考译文] LMK04832：多系统同步方法审核

Arjeet,

我今天将确认此设置。

此致、
将会

好的、

我认为、将从器件与主器件同步时可能不需要同步脉冲、因为它将与输入时钟(来自主器件)同步。 也请帮助确认这一点。

Arjeet,

很抱歉耽误你的时间。  我将努力在明天之前得到一个答案。

此致、

将会

为延迟 Arijeet 道歉,有几个人在美国度假外出,我们没有妥善移交您的问题。

当您说"将从系统同步到主系统"时、这是否意味着它们是相同的频率和任意相位？ 还是相同的频率和相同的相位？ 前者非常简单，后者更为复杂。 我假设采用后者(相同频率和相同相位)、否则您只需使用缓冲器、不需要任何同步行为。

使从时钟与主器件精确相位对齐比在零延迟模式下运行更为复杂...  主 LMK 引脚上的 CLKOUT6和从引脚上的 CLKin1之间存在延迟、如果总行程距离或缓冲器传播延迟不匹配很大、则不同从器件之间的该延迟可能会有所不同。  如果可以保证一个同步脉冲同时到达每个 LMK、则可以将所有输出分频器重置到 一个 VCO 周期内(大概是2488.32MHz、或约400ps)。 LMK 中没有器件时钟机制可以校正超过半个 VCO 周期的偏差、半个周期校正可以是开环校正-您必须知道您需要通过实验测量来实现、并且所需条件可能会随温度的变化而变化。 也许您的 FPGA 在缓冲器上具有可调延迟、可用于调整最后一个变化元素。

如果器件之间±200ps 的相位校准是可以接受的、那么我认为上述方案可以适用；如果您可以进行一些 粗略的特性来了解器件何时需要启用半步调优、即使是标称值±100ps 也是可行的。  如果您能够通过主 FPGA 输出缓冲器对每个从器件的时钟进行延迟、则可以更接近精确的相位对齐、但表征工作可能会增加、并且可能 在 FPGA 的不同流程之间有所不同。

至于消除同步脉冲、如果配置设计正确、则可以完成：

• 将从器件置于零延迟模式
• 把所有数字延迟设置为与零延迟反馈相同的值
• 确保 R 分频器等于1 (或者您会在同步后最终得到潜在的多个相位)
• 即使用软件也可随时提供同步脉冲-精确的时序无关紧要、因为零延迟将伺服所有输出以与输入保持一致

无论是否使用 SYNC 脉冲、这种方法都会对相位噪声产生一定的影响-在 FPGA 缓冲输出和从 LMK 上的较低相位检测器频率之间、低于约1MHz 的偏移都可能会看到显著的相位噪声增加 (3至5dB)。 避免这种情况的唯一方法是将原始155.52MHz 基准分布到所有位置、从而避免级联多个 PLL。

您好！

我们同意您讨论的要点。

由于我们的系统相隔较远、所以分发155.52 MHz 时钟对我们来说并不是一种可行的方法。
由于最终应用中不接受同步脉冲、因此我们计划在数据采集系统和时钟输出突发选项上使用该芯片组。


我们正在计划、我们的单个系统将使用他们自己的自由运行 OSC (TCXO)、并且我们将分发一个低频率时钟(同步时钟)、假设为1KHz/2KHz。 输出时钟将与这个低频率进行相位对齐。 REF 时钟。

请您建议您对此方法或任何其他方法的看法。 任何类似的 TI 解决方案都将对我们很有帮助。  

如果分配低频时钟、出于稳定性考虑、接收低频时钟的 PLL 应具有低约10x-100倍的环路带宽。 这对于 PLL2是不可行的、因为您需要10-100Hz 的环路带宽、而且在如此低的环路带宽下也不大可能使 PLL2稳定。 此外、由于我们建议由于距离的原因而无法提高频率、因此您必然会降低 PLL2相位检测器频率并影响相位噪声性能。

所述方法的一个单独问题是、为每个系统提供自己的自由运行振荡器会导致系统之间的频率不匹配。 要锁频这些器件、它们需要以相同的频率运行、否则它们需要具有反馈可控性、以便可以将其锁定在另一个 PLL 内。

有一种方法可以借助 LMK04832实现此目的、但需要：

• 在 PLL1中使用 VCXO 或 VCXO、代替自由运行的 TCXO 作为 VCO
• 将 PLL1锁定到低频同步时钟
  • 由于最大 SYSREF 分频器尺寸限制、需要高于300kHz
  • 该值需要是所需输出时钟频率的
• 设置每个 LMK04832 SYSREF 分频器、使其以与输入基准时钟相同的频率运行
  • 这会限制 SYSREF 分频器、因此如果您计划使用该分频器、则可能无法选择该分频器
• 将器件置于嵌套零延迟模式并将任何同步事件重新定时到 SYSREF 分频器边沿
• 如果所有 LMK04832的输出边沿必须同步、则每个 LMK 的低频同步时钟相位必须对齐以实现这一点

在该方案中、我们在反馈环路中利用 SYSREF 分频器的零延迟配置、因为 SYSREF 分频器也可用作同步事件的重定时器。 如果参考频率和 SYSREF 分频器频率相等、则每个 LMK 器件中的 SYSREF 分频器只有一个可能的系统相位。 通过将同步事件重定时到 SYSREF 分频器、我们可以保证同步事件仅在与基准边沿的特定相位对齐时发生。 因此、只要我们可以使基准时钟同时到达每个 PLL、就不需要时序关键型同步来实现多个系统的频率和相位对齐。

——

作为替代方案、您可以考虑使用类似 LMK5B33216的器件。 此器件的 DPLL 可以处理非常低的参考时钟、因此可以发送1kHz 至2kHz 的低频信号。 然后、DPLL 充当额外的控制环路、可校正锁定到自由运行振荡器的级联分数 PLL。 您还可以直接在 DPLL 上处理参考时钟传播延迟校正、方法是简单地向 DPLL 的 TDC 相位输入一个校正字(TDC 与相位检测器类似)、无需精确对齐基准输入。

借助这些器件之一、我唯一需要注意的是、您不能使用155.52MHz TCXO 或任何自由运行的振荡器、该振荡器会在 VCO 频率和 XO 端口之间产生严格的整数除数关系。 由于 DPLL 正在校正自由运行的分数 PLL 的频率误差、因此精确整数 PLL 配置中同步时钟和自由运行 XO 端口之间的误差将产生非常大的整数边界杂散。 因为预期的 VCO 频率和基准输入之间没有整数关系、所以100MHz TCXO 之类的器件会是更好的选择。

该器件的设置如下所示：

• 配置 DPLL2以接收低频1-2kHz 同步时钟；将 DPLL1/DPLL3保持禁用状态
• 向 XO 端口(例如100MHz)提供非整数相关频率、并配置 APLL2以生成所需的输出；使 APLL1/APLL3保持禁用状态
• 将器件配置为零延迟模式、以确保始终在每个参考边沿都有输出时钟边沿
• 通过向 DPLL 提供校正字来补偿多个系统间的任何已知延迟、如果需要、可以在运行时动态调整该字(具有平滑的相位转换)

您好！

我对为 LMK5B33216配置 ticspro 感到有点困惑。

您能帮助我根据我们的要求提供 ticspro 配置文件吗？

输出时钟13.824MHz

同步/参考时钟1KHz/2KHz。

尊敬的 Arijeet：

我正在进行此项的 TICSPRO 配置。请说明：

• 您是否能够提供10kHz 而不是1kHz 的同步时钟？ 对于零延迟模式、我们建议使用至少8kHz 的输入频率、以确保快速锁定时间。

此致、

珍妮弗

抱歉、Jennifer 我们最多可同步2kHz

Arijeet,

您是否计划在多个1-2kHz 输入之间切换？ 问题在于、使用 ZDM 时存在 DPLL 导致低频下降的风险；这更多地是1PPS 的问题、但可能是1kHz。 我需要测试。

如果您只计划使用一个基准输入、那么我没有问题、我可以进行配置。 如果是这种情况、请确认。

此致、

珍妮弗

Jennifer、您好！  
我们将使用2KHz 作为基准输入。 我们不会在多个输入之间切换，

尊敬的 Arijeet：

感谢您的确认。 我可以使用 LMK5B33216上的 ZDM 对2kHz 输入进行配置。 这需要我大约一周的时间来进行配置。

输出频率规划是什么？ 是否所有输出都是13.824 MHz？

此致、

珍妮弗

是、13.824MHz

好的。 我将着手进行配置、并在下周同一时间再见。

此致、

珍妮弗