[参考译文] LMK04832：有关 LMK04832&#39；s 规格的问题

Takemura-San,

首先、请注意、LMK04832 VCO0最高保证频率为2580MHz； 如果需要2600MHz、则大多数器件(但可能并非所有器件)可以实现该频率、对于可以实现该频率的器件、可能会降低完整温度校准范围(请参阅数据表电气特性中"连续锁定的允许温漂"部分)。

现在、您的问题顺序如下：

[报价 userid="446683" url="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1314935/lmk04832-questions-about-lmk04832-s-specifications 他们假定 ADC 采样时钟为2.6GHz 输出、但是需要的输入频率是多少？ 是0.001 -250MHz 吗？

LMK04832是一个 PLL、因此输入频率存在大范围潜在的可接受值。 这些限制可以总结为：

• 必须与 VCO 频率共用一个整数分频器频率(例如、125MHz 和2600MHz 共用25MHz 作为一个通用分频器；100MHz 和2600MHz 共用100MHz 作为一个通用分频器；等等)；这个通用分频器被用作相位检测器频率
• 通常尽量最大程度地提高相位检测器频率、以获得更好的相位噪声性能-中端偏移(大约10kHz 到400kHz)下的 PLL 噪声性能在公共分频系数的每个倍频(倍频)内提高了10 * log (FNew/ Fold) dB、因此在上面的示例中、 25MHz 相位检测器的性能比100MHz 相位检测器差大约10 * log (100/25)= 6dB
• 有时参考频率和所需频率有非常小的公共分频值、例如、如果参考频率为122.88MHz 且所需输出为2600MHz、则最大的公共分频值为320kHz、与100MHz 基准相比、性能损失为25dB。 如果可用的基准频率限制性太强、则 PLL1可与低环路带宽和干净的 VCXO 配合使用、以向 PLL2输入提供相位噪声较低的基准。 因此、使用122.88MHz 基准、您可以实现 PLL1环路带宽100Hz 并使用100MHz VCXO； 尽管 PLL1的最大公共分频系数仅为160kHz、但低环路带宽能过滤 PLL 和基准噪声、只留下100MHz VCXO 噪声、这些噪声可级联到 PLL2的输入以实现更好的性能。 这个技巧还可以用于相位噪声性能较差的高频基准-该基准将在 PLL1环路带宽以上被滤除、因此超过 PLL1环路带宽的基准噪声不会被添加到最终输出中。
  
  但是、如果基准具有体面的相位噪声、并且频率良好、例如 XO 提供的100MHz 基准、则可以在寄存器设置中禁用 PLL1、并且可以单独使用具有集成 VCO 的 PLL2、性能不会受到影响。 我认为这可能是您客户的用例、但请先与他们确认一下。

总之、在需要或需要输入频率的情况下、输入频率非常灵活、但典型的用例不需要宽泛的输入频率范围、可以选择一个正常值、如100MHz、作为 PLL2的基准频率。 如果系统参考频率与所需 VCO 频率共用一个非常小的公共分频值、或者如果基准噪声不太好、可选择使用 PLL1。 但是、如果基准具有良好的相位噪声性能并且频率良好、则不需要或不推荐 PLL1。

这是一个关于动态相位调整函数的问题。 通过 SPI 通信重新写入寄存器后、寄存器实际移动半个时钟需要多长时间？

我们不为半步长调整期间指定任何有保证的时序特性。 在 SPI 写入事务的最后一个数据位时钟周期上升沿、到 SPI 寄存器的新数据被锁存在寄存器状态。 当内部状态机时钟以标称10MHz±30%运行时、会将该变化传播到整个 SPI 域并传播到内部寄存器状态机域中、这需要一些几个状态机时钟周期(根据内部状态机时钟和 SPI 时钟之间的时序变化而变化)。 一旦半步进寄存器结果被传播到内部寄存器状态机域、半步进只需一个或两个 VCO 周期即可进入。 因此、我认为、从 SPI 的最后一个数据位时钟周期上升沿到半步长相位调整完成、时序在(0.3µs 到1µs)+(1到2个 VCO 周期)范围内、但可能存在我不了解的其他因素。 如果需要更准确的答案、或者需要额外的验证、请告知我们。

[报价 userid="446683" url="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1314935/lmk04832-questions-about-lmk04832-s-specifications ]我认为可以从 LMK04832输出触发信号、您能告诉我信号波形的形状吗？ 是否类似于脉冲？

SYSREF 输出可用于生成一个或多个宽度等于2/(FSYSREF)的脉冲。 脉冲发生器会同步输出 SYSREF 分频器的完整周期、因此设置 SYSREF 分频器值可控制脉冲宽度。

此致、

D·佩恩