[参考译文] CDCE6214-Q1：尽管 VCO 频率相同、某些倍频器/分频器和分数整数值仍会使 PLL 发生锁定

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1318261/cdce6214-q1-some-doubler-divider-and-fractional-integer-values-take-pll-out-of-lock-despite-same-vco-frequency

器件型号：CDCE6214-Q1
主题中讨论的其他器件： CDCE6214

您好！

我有一个 CDCE6214-Q1开发套件、开箱即可使用、具有很好的标准设置。但是、当我更改默认值1的默认倍频器/分频器(DD)设置并将分数 N 分频器(FND)设置的整数部分相乘时、会出现一些组合会意外地阻止 PLL 锁定。我使用的所有设置都让 VCO 在2400MHz 上运行。单击"重新校准"并检查所有更改的锁定状态。

我的应用中需要 DD = 100。请告诉我如何实现。

从 DD = 1和 FND = 96的默认值开始、我已锁定 VCO = 2400MHz。我可以将这两个变量增加到

DD = 27、FND = 2592、VCO = 2400。 (我尝试了 DD = 2、4、8、16、32、然后一直尝试到它起作用的地方)

但是

DD = 28、FND = 2688、VCO = 2400仅锁定部分时间、且

DD = 29、FND= 2784、VCO = 2400未锁定

从另一侧开始、我的锁定位置

DD = 200、FND = 19200、VCO = 2400

下至

DD = 129、FND = 12384、VCO = 2400

爬虫程序不再位于

DD = 128、FND = 12288、VCO = 2400

我尚未触摸系统中的任何其他设置。是否有应更改的环路滤波器设置等？

谢谢。

Børge

1 年多前

0 admin 1 年多前

TI__Guru**** 2522300 points

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Børge ć、

我假设、当您假设 DD = 128、FND = 12288、VCO = 2400时、您的设置如下所示：

请注意、根据数据表、CDCE6214的 PFD 频率必须介于1MHz 和100MHz 之间(通常、最好在不超过100 MHz 的情况下将该频率最大化)：

超出此边界时、我们不能保证表示 PLL 将锁定。在第一个图中、PFD 为 ~0.195313MHz、小于1MHz。

同样、对于 DD = 28、FND = 2688、VCO = 2400、PFD 频率为 ~0.892857MHz、小于1MHz：

谢谢。

卡德姆

时钟和时序（参考译文帖）

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[参考译文] CDCE6214-Q1：尽管 VCO 频率相同、某些倍频器/分频器和分数整数值仍会使 PLL 发生锁定