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[参考译文] LMK1C1102:LMK1C1102:LMK1C1102PWR 输出使能行为

Guru**** 2382060 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1320322/lmk1c1102-lmk1c1102-lmk1c1102pwr-output-enable-behavior

器件型号:LMK1C1102

您好!

我们遇到了问题、请帮助我们回答。

我们将 CLK IN 信号(ZQSFP_EPPS)上拉至3.3V、但输出 Y0始终为低电平、

请参阅输出逻辑表、我认为输入为高电平、输出应为高电平、

请帮助解释为什么输出电压过低?

当我们跳过时钟缓冲器时、EC_PTP_TRIGGER_IN[0]恢复为高电平。

谢谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Cheng:  

    输出使能时间为5个时钟周期、因此 在 OE 引脚被拉至高电平后、在输出变为高电平之前、输入将需要至少切换5次。  

    此致、

    康纳