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器件型号：CDCE913 主题中讨论的其他器件：CLOCKPRO
大家好、我们的团队：
我有关于 CDCE913PW 的问题
第1季度
当该偏离设置为使用 Pdiv1中的 Y1、Y2、Y3时、Y1与 Y2/Y3之间是否存在任何延迟？
或者在这种情况下、将 Y1与 Pdiv1、Y2与 Pdiv2、Y3与 Pdiv3一起使用、Pdiv3与输出频率相同、Y1与 Y2/Y3之间是否存在任何延迟？
是否可以使用 Y1和 Y2/Y3为 SRC (SRC4184IPAGT)输出 RCKI 作为 SYNC？
Q2
为什么在仅使用 Y1时和使用 Y1/Y2/Y3时,尽管使用相同的 Inclock 和相同的输出频率设置, PLL 的 M、N、freq 在 Clock Pro 中存在差异。
我想从用于 Y1设置的 Pdiv1中将 Y2/Y3设置为使用没有变化。
总之、在这种情况下、该器件使用 Y1/y2/Y3相同的频率和相同的 Pdiv、我可以使用寄存器设置参考时钟专业版中的 BitViewer、可以吗？
Q3
在 Clock Pro 中,为什么我在 BitViewer 中看不到 reg15 nad 31 ?
Q4
如果我将 reg"EEWRITE"设置为1以便将数据保存到存储器中、是否在不使用 reg"EELOCK"设置的情况下立即将 reg"EELOCK"设置为1？
感谢您的支持
