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器件型号：LMK04832 您好！
如何在 PLLatinum Sim 中获得嵌套0延迟模式的环路滤波器？
(可以分别为 PLL1和 PLL2建模。 但当您嵌套环路动态变化时)
此致、
约瑟夫
为了建模的目的、可以将环路视为级联的。 如果您假设 VCO 的噪声缩放与通常的 N 分频器幅度仅成正比、起初似乎与直觉不符、但考虑到：每个 VC (X) O 都连接到自己的环路滤波器、具有自己的环路带宽。 每个振荡器的噪声都会由驱动其 VTUNE 端口的环路滤波器进行衰减。 两个 PLL 的环路带宽按几个数量级分开、这意味着每个 PLL 运行时的偏移大多是非交互式的。 因此、您可以有效地将 PLL2的噪声视为 PLL1的"VCO"噪声- PLL2仍与以前完全相同的运行方式、由 VCXO 驱动基准、由 VCO 驱动反馈。 低通滤除环路带宽以下的此噪声、高通滤除环路带宽以上的此噪声(换句话说、将此 PLL 视为第一个 PLL 的"VCO")、不会改变噪声曲线的一般形状。
如果您确实想针对第一个 PLL 将 PLL 噪声建模为"VCO"、我认为可以在第一个 PLL 的相位噪声选项卡上以噪声特性的形式输入第二个 PLL 输出。 然后、您可以将其与链接帖子中的级联技术进行比较。 我已经在后续的图中进行了这一操作。
PLL2噪声：
PLL2为 VCO 时的 PLL1噪声：
更大的图像将级联 PLL 总噪声(黑色线迹)与嵌套 PLL 总噪声(红色虚线迹)进行比较：
您可以看到、它们基本上是相同的。 因此我的建议:只是把它们建模为级联,它通常更快,更简单。
基本上、这是 N 的增加、将增加您的增益裕量。 对于稳定性分析、如果您是二阶环路滤波器、这无关紧要-二阶环路滤波器的稳定性标准不依赖于 N 值。 如果您是三阶或四阶环路滤波器、则它依赖于 N、 但增益裕度随着 N 的增大和传递函数的增加而增大、因此在较低频率下使用 VCXO 实现稳定的任何滤波器在较高频率下都应该仍然与 VCO 保持稳定。 N 值越高、环路带宽和相位裕度在所有情况下都会下降、 并且在低载波偏移下会出现一些峰值、但偏移非常接近载波、通常 几乎无法观察到。 然而、如果环路带宽过窄、则会导致锁定时间或杂散易感性等其他问题；因此在某些情况下、这一点很重要。
因此、是的、需要在嵌套零延迟模式下进行一些环路滤波器调整、以实现相同的 环路带宽、相位裕度等。
若要自行确定所需的环路滤波器值：
我已经更进一步、准备了使用实际 VCO 频率在级联和嵌套模式之间进行的相位噪声比较。 在较高的失调电压下会有小的变化(我认为 我的级联布线不小心使用了0.68kΩ 而不是0.49kΩ)、并且 PLL1环路带宽显著降低(由于 N 分频器更大)确实意味着在3kHz 时我的基准中的抖动尖峰会有更多的衰减、 但其他方面都基本相同。 在本例中、VCXO 要比基准源好得多、因此任何相位噪声的改善都只是由于抖动清除器的环路带宽要窄得多而造成的。
如果我调整环路滤波器 和 KPD、以更接近50Hz 和 PLL1处的70°相位裕度...
结果现在与级联配置基本相同。
内存跟踪是级联模式、数据跟踪是嵌套的。 我可以看到 1/f 行为有一些变化、但非常清楚的是、在两种情况下、PLL1的环路带宽是相同的(约为50Hz)。 因此必须满足 VCXO 增益将乘以 N 才能抵消增大 N 分频器值的影响。
在这种情况下、级联建模与嵌套性能几乎相等。
我可以看到引入延迟会改变环路动态的论点、这可能会对环路稳定性产生影响。 但在 LMK04832的几乎每个用例中、PLL1环路带宽相对于 PLL2环路带宽非常窄、并且 PLL2对瞬变的响应速度要比 PLL1快几个数量级。 如果 嵌套配置中的"外部"环路的响应速度比"内部"环路慢许多个数量级、则 VCXO 将跟踪 VCO 跟踪 VCXO 频率的任何变化、比 VCXO 跟踪参考的任何变化要快得多。 我认为如果环路带宽相当、它们会相互对抗；如果"外部"环路比"内部"环路更快、 这将直接导致振荡。 我想如果我们能够透彻理解嵌套 PLL 架构的整个传递函数、我们会得到一个肯定这一总体趋势的公式、并且我们可以计算出某一点、在这个点上、 外部环路带宽与内部环路带宽的比率会导致不稳定。 这有点超出了 E2E 答案的讨论范围。
