您好！
我的测试设置如下图所示、信号发生器(E8257D)通过 PD1向不同电路板上相应 LMK04828B 的 CLKin0引脚提供参考10MHz 时钟、以实现通用时钟参考；
另一个演示板 通过 PD2向不同板上相应 LMK04828B 的 SYNC 引脚提供一次性同步脉冲,用于重置内部分压器。
在一次性同步后、我可以看到相应 LMK04828B 上5M 参考频率之间的对齐。 但它们之间仍然存在一些残余偏差、如下图所示、约为315ps。 在许多通电/断电过程中、会存在这种残余偏斜并发生变化、例如-36ps 或61ps。 相位关系似乎不是完全 确定的。 也许我的方式是错的。 那么、如何 在不同电路板上实现 LMK04828B 输出时钟之间的确定性和对齐相位关系呢？
提前感谢！
此致！
杰森
您好、William：
添加了其他一些测试结果：LMK04828B 的 DCLKout 的125M 时钟输出。
下面 是 不同电路板上三次上电/断电的两个 LMK04828B 的时钟波形。 很显然、这种残余偏斜变化。
到目前为止、我在多个 LMK04828B 之间的同步过程中是否存在任何错误操作？
提前感谢！
此致！
杰森
您好，W ü，William：
根据您的建议、我制作了 以下.tcs 文件、该文件 启用零延迟 SYSREF 模式和 SYNC。
e2e.ti.com/.../250M_5F00_PL_5F00_125M_5F00_SYSREF_5F00_5M_5F00_ZDM-with-SYNC.tcs
下面列出了该过程：
1.使用此.tcs 对不同电路板上的相应 LMK04828B 进行编程。
2. 使 SYSREF_CLR=1
3. 分别使用发送到两个 LMK04828B 的 SYNC 引脚的外部 SYNC 信号
4.使 SYNC_DISx =1且 SYNC_DISSYSREF =1
5. 使 SYSREF_CLR=0，、然后 SYSREF_MUX=3 (连续模式)
多次上电/掉电、5M 参考频率时钟恰好 出现180度相位差、
时钟也是180度相位差
目前、我记得 Input10M 参考时钟比输出5M sysref 时钟大 、该时钟环回 PLL1的 N 分频器。 它是否违反了"多时钟同步"应用手册中提到的 ZDM 第一条规则？ 每个开/关相位差始终为180度。 相位关系似乎是确定性的、但不是一致性。
我尝试将10M 参考时钟更改为5M 参考。 测试表明 5M sysref 时钟始终处于 相应阶段。
非常感谢您！
此致！
杰森
您好，W ü，William：
好的、我明白了。 有一个最后一个问题,这益智我：
我发现这种 输入参考时钟优于输出 SYSREF 时钟的 SYSREF 零延迟模式 在 许多应用手册中都出现、例如" TI Designs：TIDA-01021、 适用于 DSO、雷达和5G 无线测试器的多通道 JESD204B 15GHz 时钟参考设计"。 在本手册中、 多通道时钟偏差测量的测试情况2使 LMK04828B 使用输入100MHz 参考时钟在单 PLL2模式下工作、并 在零延迟模式下将25MHz SYSREF 环回至 PLL2的 N 分频器。 这种情况还违反了 ZDM 的第一条规则、该规则要求 输入和输出 频率之间的 GCD 必须等于输入频率、因此频率规划不会导致确定的时钟相位、直接？因为如此、为什么 应用手册中的测试共源共栅2使用 此 ZDM？ 我想这也是你在上一篇文章中给出的与.tcs 类似的情况(10MHz 输入参考时钟和5MHz 输出参考频率、在零延迟模式下、这个时钟回送至 PLL1的 N 分频器)
提前感谢！
此致！
杰森
您好、William：
我意外地读了下面的线程。 在该线程中、采用零延迟模式时、10MHz 输入参考时钟和2MHz 参考频率时钟环回 PLL1的 N 分频器。 Ajeet Pal 建议没有必要重置 参考频率分频器、因为如果每个 LMK 设备都在同一相位看到参考时钟、ZDM 已经确保了不同电路板上的输出参考频率边沿对齐。 但您说过、在没有同步的情况下、这种 ZDM 在本质上不再是确定性的。 所以，我 又感到困惑：(
提前感谢！
此致！
杰森
Jason、
Ajeet 在此回答中不正确。 如果您继续读取该线程、您可以看到、如果没有同步事件、客户无法同步 sysref。
此致、
将会
