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器件型号：LMK04610 您好：
我正在尝试了解使用仅 PLL2模式在 LMK04610上从输入到输出获取确定性偏斜的要求。 我们的整个时钟架构非常简单、因为所需的输出时钟只是输出的整数倍(15.625M -> 125m、375M、187.5M)。
我的第一个想法是 、我需要使用 LMK04610上 CLKout5/CLKout6的反馈使用零延迟模式、 但我在这里看到的一个帖子建议、只要 PFD 是输入和输出时钟的 GCD -这仅仅意味着 PFD 需要 15.625M -不管怎样、偏斜是确定性的。
这样做是否正确(如果是、它会打开一个时钟输出)？ 我想这意味着 SYNC 将复位 PLL N 分频器以及输出时钟分频器？
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一个相关的问题 是、如果我们确实使用零延迟反馈(例如、通过在15.625M 下添加 CLKout5)、那么我们具有*分数*输出(例如7.8125M、因此 fout=(1/2) fin)-如果我们然后在同一15.625M 周期内向多个 LMK04610s 发送同步命令、 7.8125M 输出在两个器件之间是否具有确定性相位？
由于零延迟模式意味着15.625M 输入和输出的相位必须相同、并且 SYNC 指示它强制输出共用一个共同的上升沿、因此看起来是它们应该实现的。 这种理解是否正确？
