[参考译文] LMK04832：CLKIN0/1 PLL1基准输入100MHz

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1332724/lmk04832-clkin0-1-pll1-reference-input-100mhz

器件型号：LMK04832
主题中讨论的其他器件：LMK04828、

您好！

我们有一个关于 LMK04832/LMK04828的问题、

在我们正在处理的新项目之一中、LMK04832将用于向 Xilinx RFSoC 生成时钟。

客户提到了输入外部时钟的选项、因此我们正在考虑将外部时钟输入馈送到 LMK04832的 CLKIN1
外部输入时钟为100MHz、具有-150dBc/Hz 的良好相位噪声
到 CLKIN0的板载参考时钟输入、CLKIN0也是一个100MHz OCXO 部件： KNBNTE100MFNFCAB
OSCIn 输入还将是100MHz VCXO

我们的疑问是、

可以将100MHz 的 PLL1参考时钟
PLL1的 PFD 有问题吗？和 N 分频器、因此存在较大的
对于这种情况、您建议 PFD 的价值是多少？因为 PLL1的 Fpd1是40MHz

请您对此事提出建议。

注意：在之前的应用中、我们将 CLKIN0的 TCXO 10MHz 用作 PLL1基准输入、PFD 为0.1/ 1MHz。

谢谢

1 年多前

0 admin 1 年多前

TI__Guru**** 2391415 points

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您好、KLN：

Unknown 说：
PLL1的 PFD 是否会有任何问题？高 R 和 N 分频器[/报价]
根据上面的解释、我的理解是您要向 LMK04832馈送100MHz 信号、然后输出将馈送到您的 LMK048XO-VCXO 的100MHz 100MHz、因此 R/N 分频器的大小应该不会有问题、实际上、您可以将每个除以3并锁定 PLL1。下图显示了所述配置的一个示例(忽略 PLL2)。

Unknown 说：
PFD 有什么价值、您建议用于此案例？因为 Fpd1是 PLL1的40MHz [/报价]
由于有一个 VCXO 用于清理信号、因此 PFD 频率无关紧要、它低于40MHz。通常、我们建议客户最大限度地提高 PFD、因为较高的 PFD /较低的 N 分频器将产生更干净的信号。但是、由于 VCXO 及其清除信号的性质、以及您已经在输入非常干净的信号(如您所说的-140dBc/Hz)、因此 PFD 频率无关紧要。

祝你好运！

安德烈亚

0 admin 1 年多前

TI__Guru**** 2391415 points

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尊敬的 Andrea：

感谢您的答复。

我认为我们必须保持 PLL1的 PFD 较低、从而获得更好的性能。

谢谢。

0 admin 1 年多前

TI__Guru**** 2391415 points

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换而言之、更高的 PFD 将带来更好的性能。

0 admin 1 年多前

TI__Guru**** 2391415 points

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噢，好的。谢谢、Andrea

时钟和时序（参考译文帖）

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