[参考译文] LMK04832：LMK04832：在多 LMK04832设置中帮助获得同步时钟输出和 SYSREF

设置 SYNC_DISSYSREF 后、将防止在触发同步事件时复位 SYSREF 分频器。 在分配公共6MHz 基准并在零延迟模式下反馈 SYSREF 分频器的配置中、这正是您所需要的。 由于 PLL1存在 R=1和 N=1、这应保证基准输入和 SYSREF 之间具有确定性的、可重复的相位关系。  在所有132MHz 时钟和所有6MHz SYSREF 上都采用相同的分频器值和数字延迟值、使用的格式等。 至少这看起来是不可抗拒的正确。

我的理解是正确吗："不仅仅是相对偏移"意味着 每个同步的相位误差测量值略有不同(可能是随机量)、但名义上接近正确吗？ 下面的建议假设这就是您的意思、如果您有其他意思、我会再次访问。

我还想知道您尝试使用 ADC 测量什么输入音调、因此我可以量化绝对术语中的"几度"误差-例如、如果您测量的是10MHz 音调、一度变化约为280ps、 因此、即使有一个程度的错误也可能会导致 设置问题；但如果测量的是3GHz 的音调、那么一度的变化就小于1ps、这会导致难以调试的器件架构问题。 进一步了解您所期望的精度水平会有所帮助。

目前、以下是一些器件之间可能显示的偏斜来源：

• 数据表说明了不同时钟对之间的时钟偏差、这将是每个器件的恒定偏移。 这可能会导致一些静态失调电压、但 不会像 我想您所描述的那样改变失调电压。 将来如果可能的话、值得考虑 使用同一时钟组中的时钟来实现更好的偏差匹配；更好的是、如果你可以将两个时钟成对使用作为器件时钟、并从其他输出路由 SYSREF 的话。 对于本地模拟延迟、SYSREF 计时具有很大的灵活性、因此最好能够在可实现的器件时钟上实现最接近的匹配。
• 如果器件处于不同温度下或电源电压显著不同(几个%)、这些参数可能会导致 PLL1的相位检测器时序发生变化、从而影响输入到输出的相位。 整个温度范围内的相对漂移大约为1ps/°C、但该数字(可能为±0.5ps/°C)也会作为过程变化的函数发生一些变化。 我不确定电源电压的变化、但请记住、与 PLL2不同、PLL1相位检测器直接在3.3V PLL1电源上运行、因此特别容易受到噪声或电压变化的影响。 电荷泵的变化 会在±几皮秒内改变相位检测器上输入的时序关系。
• 请注意、温度差异也可以应用于较长的布线设置。 我们的客户尝试在不同的温度下通过几米的电缆布线时钟、导致几十皮秒的计时误差。  当 涉及多个装配体时、这尤其成问题、因为在整个机箱或系统中会有明显的温度梯度。
• 有时、编程序列会影响结果。 每次对 PLL2_N 的 LSB 进行编程时、都会触发内部 VCO 的重新校准、从而临时替换 PLL2_N_CAL 分频器的值(以消除  PLL2_N 和反馈多路复用器的一些不确定性)。 因此、如果在对 N 分频器的 LSB 进行编程之前未正确设置 PLL2_N_CAL 和 PLL2_PRE_PD、则校准可能会失败并将选择任意系数。 这可能导致 VCO 工作 Vtune 电压之间存在显著的不匹配、这看起来在相位检测器处存在不同的时序-我已经看到编程序列错误导致数十皮秒的变化。 我认为嵌套配置在某些方面应该能够抵抗这种情况、因为通过 PLL2环路到 OSCIN 的延迟无论如何都是无关紧要的、PLL1 VCXO 相移来补偿它、但这可能导致其他问题、如...
• 我们已经看到嵌套零延迟配置中的不同 VCXO 相位产生的一些影响、运行间的间隔可能只有几皮秒。 我们还不确定具体的原因、但运行原理是 VCXO 相在特定的间隔产生确定性杂散、其平均效果是在某 种确定性模式下使整体输入到输出相位关系改变几皮秒。 您可以通过 一次将 SYSREF 动态数字延迟单步执行一步来对此进行测试、但请注意、数据表中有有关如何为 SYSREF 配置动态延迟的说明、它有些特殊。 您可以一次将一个器件的 SYSREF 分频器向前 移动一个 VCO 阶跃、并检查 ADC 之间的相位误差是否随之变化。 请记住、对 SYSREF 分频器相位进行移位实际上并不会改变输入到输出相位关系、因为零延迟配置可以保证这一点； 但它确实会改变132MHz 相位偏移、因此您可能还需要将这些输出与 SYSREF 一同步进、以确保一切都在标称上与同一 VCO 周期保持同相。 同样、这会改变输入到 VCXO 和输出到 VCXO 相位关系、从而以可能最小化杂散或时序影响的方式移动 VCO 的时序。 我怀疑 PLL2_R 分频器复位在计时以在 VCXO 上强制设置确定性相位时也可能有帮助、但我不知道启用 OSCIN 乘法器时它的效果如何。