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[参考译文] LMK00304:开关活动期间的输出干扰

Guru**** 1630180 points
Other Parts Discussed in Thread: LMK00304, LMKDB1204
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1348412/lmk00304-output-glitch-during-switching-activity

器件型号:LMK00304
主题中讨论的其他器件: LMKDB1204

您好!

我使用 LMK00304作为时钟信号的开关。 该项目包含两个连接到 LMK00304的 Clkin0和 Clkin1的时钟源、并且一个 FPGA 将控制 clk 选择引脚以在它们之间进行选择。

但是、在我将一切连接在一起之后、我会注意到输出信号上存在一些意想不到的干扰。

该系统的目标是让这两个时钟之一的单个周期传递到输出、因此从输出中可以看到一个单脉冲、其上升沿与输入时钟相位对齐。 为此、 我将执行以下操作:

-使用 OSCin 引脚作为默认时钟源,此引脚有一个上拉电阻器,以便输出稳定为0

-将输入切换到 Clkin0 (或 Clkin1),其中在1 MHz 上连接了自由运行的时钟

-等待一个时钟周期

-切换回 Oscin

现在的问题是、当我将 LMK00304切换到 CLKin0时、我可以观察到输出中存在干扰、该干扰对应于逻辑0和逻辑1之间的电压电平。 我尝试了 LVPECL 和 LVDS、在两种情况下都看到了相同的短脉冲。 我也尝试在 Clkin1和 Clkin0之间切换,并仍然观察它。 此外,我注意到这只会发生,然后我是从振荡(或 Clkin1)切换到 Clkin0,当从 Clkin1切换回 OSCin(或 Clkin0)时不存在。

在我的设计中、拥有纯净的输出信号至关重要。 对此有什么建议吗? 这种行为是否正常?  

这是我观察到的一些屏幕截图、

橙色和蓝色:1 MHz 的差分 CLKIN 信号。 VCM = 0V 且 VID = 700mV

绿色:CLKIN_SEL 控制信号,VLOW = 0 V 和 VHIGH = 2.5 V

黄色: ClkoutA+

Vcc = Vcco = 2.5V

前两张图片中显示了出现的短脉冲(无论是在直流的低电平部分还是在高电平部分进行开关)、第三张图片显示了我在输出端看不到它。 尖峰的出现在很大程度上可能是由于我的测量设置所致。 该短脉冲的振幅恰好是满幅的一半、图中未显示 ClkoutA-、但它是 ClkoutA+的互补版本、因此干扰期间的差分电压为0V。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Chidzahi、

    这种行为很可能是由于 LMK00304中的异步开关电路导致的、不用于提供无干扰的开关。  但是、我会咨询我们的设计团队、看看是否是这样。

    此致、

    将会

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    谢谢、我会等待 最终答案。

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    Chidzahi、

    当我听到后面的声音时、我会告诉您。

    此致、

    将会

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    Chidzahi、

    我通过设计确认、内部多路复用器不适用于无干扰输入切换。  很遗憾、 该行为在高温下 。  LMKDB1204是一款 LP-HCSL 差分缓冲器、它具有两个输入、并且提供了您所期望的那种无干扰输入切换、尽管它不支持直流信号缓冲。   

    如果您有任何其他问题、请告诉我。  

    此致、

    将会