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[参考译文] TPL5010-Q1：数据表中未定义的 RSTn 逻辑输出高电平

admin
Guru**** 1516730 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1353829/tpl5010-q1-rstn-logic-output-high-level-undefined-from-datasheet

器件型号：TPL5010-Q1

您好！

此外、在我的应用中 、IC  电源为3.3V 、我要将 RSTN 引脚拉至+5V。
数据表报告 "任何引脚上的输入电压"必须小于 RSTn + 0.3V、并且它似乎还包括 VDD 引脚(即使它是开漏输出)。

我们是否确实可以确定、 如果 RSTn 拉至5V、而 VDD 仅为3.3V、则没有问题？

此致、
安杰洛

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    TI__Guru**** 1516730 points
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    大家好、Angelo、

    我相信是这样、但让我获取一些数据来核实。

  • 0
    TI__Guru**** 1516730 points
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    大家好、Angelo、

    当 VDD =上拉= 3.3V 时、RSTn VOH 也等于3.3V。

    当上拉= 5V 时 VDD = 3.3V、RSTn VOH 钳位到4V。 这意味着会有电流流经上拉电阻器。