尊敬的 TI 团队：
我们正在使用 LMX2572 PLL 为一些快速 TI ADC 计时。
两个 LMX2572分别位于两个不同的 PCB 上、这些 PCB 提供了非常低的输入信号偏斜副本。 这些输入信号首先在每个 PCB 上由一个低速 PLL 进行本地连接、这样 SysrefReq 始终会在 OSCin 的下降沿发生变化、以便确保在所有条件下都能满足 LMX2572 SysRefReq 引脚的设置/保持时间。
LMX2572处于 SYSCLOCK 重复模式、 没有额外的 SYSREF 延迟(表140中的默认值为 JESD_DACy_CTRL)。 两个 LMX2572配置相同、可合成三个不同 RefOutA 频率、分别为2.0GHz、2.5GHz 或3.2GHz。 然后、RefOutA 成为 ADC12DJ3200的时钟、RefOutB 为 ADC 提供 SYSREF 信号。
RefOutA 的配置采用了这样的方式、即同步化归入"2类"。 两个 LMX2572的 RefOutA 均已锁定且相位稳定、此处没有问题。 因此、两个 LMX2572可以实现同步。
据我所知
1) 1)首先使用 OSCin 对 SysRefReq 引脚进行采样。 这就是数据表中给出设置/保持计时的原因。
2)然后、这个(1)的采样版本以某种方式使用 f (INTERPOLATOR)进一步重新计时
3)并且、(2)的采样版本最终被重新计时至 f (RFoutA)
问题1)该假设是否正确？ 遗憾的是、没有显示确切时钟路径的内部方框图。
现在我观察到、在上述至少有两种设置(2.0GHz 和2.5GHz RefOutA)的情况下、这两个 LMX2572的 RefOutB 输出并非始终一致、但模拟器之间相隔两个 RefOutA 周期。
我预计在两个不同的 LMX 2572器件(我称之为 PLL1和 PLL2)上,提供的 OSCin 和 SysRefReq 信号会违反 SysRefReq 输入引脚的设置/保持计时,两个器件的 RefOutB 可能处于三种不同的状态:
a) PLL1和 PLL2检测具有相同 OSCin 边沿的 SysRefReg
b) PLL1在 PLL2之后检测 SysRefReg 1 OCSin 时钟
c) PLL2 比 PLL1更高检测 SysRefReg 1 OCSin 时钟
但是、如果我们设置为 f (SysRefReg)= f (OSCin)/8、差异将比仅两个 RefOutA 时钟大得多、因为 OSCin 和 RefOutA 之间的乘法为 x80。
但是、在我们的设置不违反所有条件下的设置/保持时间的情况下、
问题2) 原因可能是、虽然输入时序已满足并且 RefOutB 相对于 SysRefReq 不是相位稳定 ？ 我们的 第三个 RefOutA 设置也 是3.2 GHz，我们还没有观察到这一点吗？
此致
比约恩
Bjoern,
是的、SYSREF 按 OSCin 信号和 SYSREF 内插器频率重新计时。
您是否为 Fosc、Finterrator 和 Fsysref 设置了特定的频率？
我想您要尝试使 Finterpolator 成为 Fosc 的倍数。 这是因为这对于两个器件实现一致的 SYSREF 相位对齐是必需的。
LMX2572数据表没有这么说、但 LMX2594 (LMX2572的姊妹产品)对此进行了更好的描述。
此致、
迪安
尊敬的 Bjoern：
我有一些测试数据。
您在中继器模式下看到以下 RFout 与 Sysref out 时序问题吗？
顶部迹线 来自 EVM#1、底部迹线 来自 EVM#2。
有时两个 SYSREF OUT 对齐。
我认为 这是因为对 sysref 进行时钟恢复、因此时钟恢复电路会持续跟踪信号并对 sysref 输出产生抖动。
下面是放大图、我们可以看到输出 sysref 根本不稳定。
我还在 LMX2820上检查了此情况、它在同步中继器模式下存在相同的问题、但在非同步中继器模式下不存在。
同步的中继器模式：
无同步中继器模式。
