[参考译文] CDCE913：CDCE913PW

您好！

输出频率是否达到设定的频率、然后随着时间的推移开始偏移更多？ 另外、情况有多罕见？

我将在明天的会议结束时尝试重复这一点。

此致、

Andrew

您好、团队：

在这种情况下、输出频率无法设置频率、频率始终保持变化。
这大约每100次发生一次。
作为补充、输入时钟是稳定的、您可以在下图中看到我们的电路条件。

并且当电源按照此器件的规格开启时、输出时钟不稳定？

感谢您的支持

您好、团队：

附加信息。
在这种情况下、时钟输入使用 FPGA 产生的时钟、而不是晶体振荡器产生的时钟。
启动时、FPGA 的输出最初固定为低电平、然后开始输出时钟。
在这种情况下、我想出现这种情况可能是因为开始时输入处于低电平阶段。
因此、对于从器件上电到输入时钟的时间、是否有任何规定？
此外、当没有输入时、该器件的输出的行为是怎样的？

下面显示了当前已确认的状态。

・INPUT：低电平→OUTPUT：高电平(固定或固定)或保持移位。

・INPUT→27MHz：OUTPUT：24.576MHz (正确时钟)或继续移位

感谢您的支持

您好！

我们正在测试该器件 、并且到目前为止无法重新造成错误、但 FPGA 没有。 您对器件进行下电上电的速度有多快？ 我们将设置一个测试、以便随着时间的推移进行验证。 此外、对于时钟生成、您能否检查  发生漂移时 FPGA 的输入是否仍然正确？  下表列出了输入时序要求：

Unknown 说：

没有输入时此设备的输出如何行为？

当没有输入时、如果将配置设置为使用相同的输入、则器件将不会有输出。

Unknown 说：

关于从设备通电到输入时钟的时间是否有任何规定？

无需对芯片本身进行调节、输入时钟可在上电之前或之后连接到器件。  

此致、

Andrew

您好！

您能否还提供缺陷期间(特别是上升沿)器件的 VDD 和 VDDOUT 的示波器捕获。  

此致、

Andrew

您好、团队：

感谢您的回复。

我们正在测试该器件、并且到目前为止无法重新造成错误、但 FPGA 没有。 您对器件进行下电上电的速度有多快？ 我们将设置一个测试、以便随着时间的推移进行验证。 此外、对于时钟生成、您能否检查发生漂移时 FPGA 的输入是否仍然正确？ 下表列出了输入时序要求
→我反复地将器件设置为在30s 和5s 之间开启以导致此问题。
我已经检查了频率、但尚未检查上升时间、下降时间或占空比、因此我将进行重新检查并重新布置。

当没有输入时、此器件的输出行为是怎样的？
当没有输入时、如果将配置设置为使用相同的输入、则器件将不会有输出。
→FPGA 启动时、XIN 输入的是低电平、但当时有三种输出固定为高电平、固定为低电平以及不稳定的情况、似乎与规格有所不同。

您能否还提供缺陷期间(特别是上升沿)器件的 VDD 和 VDDOUT 的示波器捕获。
→我将再次检查并重新发布。

感谢您的支持

您好、团队：
其他信息。

这个问题是通过使用脉冲发生器而不是 FPGA 作为时钟输入重现的。
该电源使用稳定的电源来提供3.3V/1.8V 的电源。
方法是使用稳压电源为器件提供3.3V/1.8V 电源。
然后、30秒后、脉冲发生器在27MHz (1.8V)提供时钟。
如果此问题未发生、请再次关闭稳定电源和脉冲发生器输出、并重试上述方法。
我们能够在大约20次内重现此问题、因此请尝试重复20至50次。

我们还确认了发生问题时的输入波形符合时序要求、并且与正常情况相比没有变化。
我们无法确认 VDD VDDOUT/VDDOUT 波形、但我们已使用上述方法重新生成了它、因此我假设 VDD 与此问题无关。

感谢您的支持

您好！

我们在一个小时内进行了大约100次下电上电测试、并且没有看到输出漂移。  希望通过几个问题来确定问题：

• 您是否在打开电源30秒后打开脉冲发生器、然后 在关闭电源和脉冲发生器之前检查测量结果？ 在测量和断电之前、我们输入了1秒的延迟。
• [报价 userid="442607" url="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1371496/cdce913-cdce913pw/5242015 #5242015"] FPGA 启动时、输入 XIN 为低电平、但当时有三种输出固定为高电平、固定为低电平以及不稳定的情况、这似乎与技术规格有所不同。

  低电平信号是否仍然是时钟频率输入还是稳定电压？ 如果没有输入、输出时钟就不应输出可变频率。 高固定值和低固定值分别是多少？

• 在缺陷期间与稳定输出期间、从电源汲取的电流是否不同？

如  需更多支持(如将器件运送到 TI 进行其他测试(如果需要))、我们是否可以发送电子邮件到？ 您 可以通过 a-lin@ti.com 与我联系 

谢谢！

Andrew

您好、团队：

我们在一个小时内进行了大约100次下电上电测试、并且没有看到输出漂移。 希望通过几个问题来确定问题：
您是否在打开电源30秒后打开脉冲发生器、然后在关闭电源和脉冲发生器之前检查测量结果？ 在测量和断电之前、我们输入了1秒的延迟。
→开/关也是手动完成的、因此我认为这不是问题、因为它不是严格的30秒的东西。
首先、我们所显示的寄存器设置是否正确？
您试图重现的寄存器设置是否与我们显示的设置相同？
如果它们不相同、请查看我们提供的选项。
如果此寄存器设置值不正确、请提供正确的值。

当 FPGA 启动时、XIN 的输入为低电平、但在这种情况下、输出固定为高电平、固定为低电平以及不稳定、这似乎与规格不同。
低电平信号是否仍然是时钟频率输入还是稳定电压？ 如果没有输入、输出时钟就不应输出可变频率。 高固定值和低固定值分别是多少？
→低电平信号是稳定电压。 因此、我们想知道为什么这个器件能获得输出。 在您的环境中、当电源打开后未施加输入时、它的行为是怎样的？
首先、在规格方面、如果输入未接收到正确的时钟、那么输出终端的状态是什么？ (低固定、高固定、高阻抗)

在缺陷期间与稳定输出期间、从电源汲取的电流是否不同？
如需更多支持(如将器件运送到 TI 进行其他测试(如果需要))、我们是否可以发送电子邮件到？ 您可以通过 a-lin@ti.com 与我联系
→目前、我们无法很好地重现该值、也无法测量当前值。
但是、我们已确认并在5个器件上重现了问题。
4个单元使用 FPGA 时钟输入、1个单元使用脉冲发生器输入。
脉冲发生器输入端的测量结果如随附的照片所示。

感谢您的支持

添加。
由于我在上面说过的5个装置上发生了同样的问题、因此我们认为它不是单个缺陷。

您好、团队：

更多其他信息、

我们能够在问题发生期间使用探头确认 VDD 的波形。
随附结果的照片。
至于上升波形、正常情况与问题发生情况之间没有差异。
关于目前的值、21 mA 正常时为3020; 12.7 mA 异常时、VDD 为3020,证实了这一差异。
在 VDDOUT 中未观察到明显差异。
然而、已确认当 VDD 都异常时出现纹波。
此外、我们还确认当发生异常时、从1.8V 降低可降低输出频率、而 VDD 从1.8V 升高可提高输出频率。
正常情况下、即使 VDD 电压在正常运行期间发生变化、输出频率也不会改变。

PLL 在 fvco=PLL 条件221.184MHz 下使用电流寄存器设置、如规范图1所示、我认为正常运行期间的电流值是合适的。
我还附加了 CLOCLPRO 屏幕、用于设置该寄存器以供参考。

您好！

感谢您发送更多信息。 您首次发送的寄存器未启用输出2和3 (Y2Y3_ST1)、但其他设置是相同的。 随附了我们用于测试的寄存器映射、以便与您的配置图片相匹配。

对于没有输入时钟的输出、S0高电平启用输出、如果没有时钟输入、该输出应处于开路状态；但是、如果器件断电、则会设置一个三态输出。

此外、您是否在使用 CDCE913 EVM？ 我们正在对 EVM 进行验证、但如果您可以发送有关 PCB 板的信息或原理图、则有助于进一步识别问题。 目前,我们正在试图找出这一问题的根本原因,但由于无法重现问题是很困难的。  

e2e.ti.com/.../CDCE913Setup.TXT

此致、

Andrew  

您好、团队：

抱歉、我提供的电路图不正确。
之前：S0=0 (上拉)、之后：S0=0 (下拉)

我们还没有使用 EVM 对其进行测试。
如随附的照片所示、使用脉冲发生器的电路板安装在通用板上。
随附了原理图和照片。

您发送的寄存器值与我设置的值之间的差值是0x07和0x15。
关于0x07、它是未使用的地址范围、那么为什么要写入40？
关于0x15、您可以创建随附图所示的电路、并将寄存器值设置​​为​​与我的相同的值、然后再次检查以查看是否发生了问题？

感谢您的支持

您是否使用 CDCE913PERF-EVM 的 PCB？

您好、团队：

在我们的环境中、我们在打开电源30秒后输入脉冲发生器的时钟并检查波形。
如果未出现此问题、则已发现关闭电源和脉冲发生器5秒钟、然后打开电源并重复上述步骤、可能会帮助您重现此问题。
请尝试一下。

您好！

请耐心等待我们、因为进一步测试将会有一些延迟。 我们使用的是  CDCE913PERF-EVM、配置文件直接从 ClocksPro 输出生成、您可以尝试将其加载到软件中、以查看配置是否也相同。 寄存器是否不同是奇数。

您是否能够将 S0引脚拉至高电平(已启用)而不是低电平(三态)、并查看其是否正常？ 这样可以解决这个问题、否则我们将需要进行更多测试。

此致、

Andrew

您是否能够将 S0引脚拉至高电平(已启用)而不是低电平(三态)、并查看其是否正常？ 这样可以解决这个问题、否则我们将需要进行更多测试。
→根据我们的寄存器设置、我想 Y2Y3在 S0 = LOW 时已启用。
如果我错了、请告诉我。

我们已通过上述通用板确认了这一点。
换而言之、我们将数据写入器件的 ROM (EEPROM 被永久锁定)、而不是像每次 EVM 那样重写寄存器设置并输出这些设置。 并使用通用板确认复制。
您能否确认问题是否可以在与我们的条件相同的条件下重现？

您好！

明白了、感谢您提供设置信息。 当 S0被下拉时、寄存器对于输出看起来确实是正确的。 在完成更多测试后、它们会自动回复您。

此致、

Andrew

您好！

我们已经确认了相同设置下的输出移位和误差问题。 要进行修复、请尝试在 VDD 上电之前输入基准 CLK 输入。

此致、

Andrew

您好！

我很高兴您能够确认该问题。
接下来是四个问题。
①What 您能够确认问题的环境是什么？
②You 您希望我在打开 VDD 以修复之前尝试打开 CLK、尽管规格中没有写入此内容、但是否有任何问题可能导致器件损坏？
③If 在 VDD 之前放置 CLK 是正确的、序列规范是否写入了某个位置？ 或者它是不是意外的错误？
④What 此问题的原因是什么？

此致