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器件型号：LMK04806 工具与软件：
TI 人好
通过之前的优化、我们更改了相位调节器的频率、这有助于增加64M 时钟对齐、但并没有完全解决这个问题。
1、当 SYNC 信号连接到 PLL 时、锁定哪个时钟？ 例如、我们是否使用锁定到 oscin 引脚的0延迟单个 pll2时钟？
2、如果不是时钟锁定到 oscin 引脚(160M)、它锁定到时钟分配路径内部时钟(请参阅配置应为320M)、该时钟在内部大于 oscin 时钟
SYNC 信号有何要求？ 例如、如果时钟分配路径为640M、那么我的同步信号(由 FPGA 提供)是否锁定到640M
非常感谢。
