This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] LMK04821:Sysref 至 Devclk 延迟计算差异

Guru**** 1794070 points
Other Parts Discussed in Thread: LMK04821
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1403727/lmk04821-sysref-to-devclk-latency-calculation-discrepancy

器件型号:LMK04821

工具与软件:

我已经在尝试计算 LMK04821器件的 SYSREF 和 DEVCLK 输出之间的延迟、但我根据数据表中的公式进行的计算似乎与我在电路板上测量的值不匹配。

我已经附上了 TICS Pro 的 TCS 文件、供我们设置使用。

e2e.ti.com/.../LMK04821B.tcs

我们具有 LMK 的这些设置。 使用嵌套零延迟模式、通过用于 PLL1的100MHz VCXO 和带有/5预分频器的内部 VCO1来获得600MHz PLL2 VCO 频率。 外部反馈来自 DCLKOUT6、反馈到 CLKIN1中。 这似乎按预期工作(输入到输出延迟~0ns)、并且两个 PLL 均完全锁定。

我们使用外部 SYNC 引脚同步所有输出分频器、然后在完全锁定后、再次使用 SYNC 引脚在1.25MHz 上发送一组(四个) SYSREF 脉冲。

我使用一对差分探头测得 DEVCLK 上升沿和 SYSREF 信号上升沿之间的延迟为-4.1ns。 也就是说、SYSREF 在 DEVCLK 边沿之前上升4.1ns。

根据数据表9.3.4节 SYSREF 与器件时钟对齐、使用上述各种寄存器设置、我可以计算出"Tdclk-to-sdclk"延迟应为45.73ns。 如果我们从该值中减去3个 DEVCLK 周期、公式中建议的延迟应为-2.6ns。 使用以下信息:

请注意、DCC 已启用、因为在某些配置中、我们使用120MHz (/5)而非60MHz (/10)、并且两种情况下都需要一致的延迟。

您能不能就我的计算出的问题提供一点见解?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Tom、

    我将在星期一回复您。

    此致、

    会的

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Tom、

    我需要深入了解这一点、明天我会回复您。

    此致、

    会的

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Tom、

    在实验中执行一些测试后、似乎该公式并不完全准确、您在计算中没有丢失任何内容。  我将继续与我们的团队合作、看看我们是否可以更新该公式以准确估计时差。   

    目前、通过调整 sysref 数字延迟和交替延迟、您应该能够仅使用 TICSpro 并查看示波器来让两个信号在100ps 内对齐。  您是否需要任何帮助?

    此致、

    会的

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    感谢您的确认。 我们能够手动调整、我只是想确保我没有出错。 我们之前尝试在 FPGA 的时序限制(SDC)文件中使用该公式来更轻松地调整和测试我们的设计、但由于该公式不是严格正确的、我们将在限制文件中对实际的延迟进行硬编码。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Tom、

    听起来不错。  如果您有任何其他问题、请告诉我。

    此致、

    会的