[参考译文] LMX1214：SYNC 引脚

LMX1214 VCM 是差分输入处于平衡状态的电压(没有电流从 P 流向 N)。 您的 FPGA LVDS 的 VCM 大约为1.2125V、可满足 VCM 要求。 信号幅度规格指定为2 *|Vp - VM|(我们不在任何地方提及)、这意味着|Vp - VM|= 425mV 的 LVDS 足以实现直流或交流耦合。

通常情况下、FPGA LVDS 输出中的 Vcm/振幅范围是可编程的-这些规格是代表一系列可能的可编程值、还是代表标称 LVDS 输出的实际完整范围可能的 Vcm/振幅？ 如果是前者、则没有问题。 如果是后者、您可能应该对 LVDS 进行交流耦合。

LMX1214数据表极大地破坏了 SYNC 输入的建议运行条件、因此我将尝试解释运行原理：

• 在正常运行期间、引脚上的绝对直流电压值不应低于0.8V、这是因为这超出了内部输入放大器电流源的依从性范围。 低于0.8V 的直流电压在启动时是可以接受的、或者如果输入未使用并由 tri 状态驱动-它不会导致器件损坏、只需使输入放大器饱和或关闭差分对的桥臂、从而防止放大器生成在较高频率下使同步与特定 CLKIN 时钟周期保持一致所需的高转换率边沿。  我不确定如果 使用低阻抗源将引脚驱动到0.8V 以下会发生什么情况、但 绝对最大额定值中没有相关信息、因此我假设不需要在电气方面、而是在功能上有所担忧。
• 差分输入信号的幅度直接决定了可接受的共模电平。 对于相对于共模电压摆幅±200mV 的信号(例如 LVDS)、在正常运行期间满足>0.8V 条件的任何东西是可以接受的、因此在这种情况下、最小可接受共模实际上为1.0V。 对于相对于共模电压摆幅±400mV 的信号(例如 LVPECL)、1.2V 是可接受的最小共模电压。
• 由于 LMX1214在交流耦合场景下可能产生共模偏置、因此数据表中的交流耦合和直流耦合信号幅度略有不同。 我怀疑对如何最好地代表这些条件的想法不多。 更好地描述这些额定值可以显示根据 SYNC 输入相应偏置设置的限制。
• 输入的迟滞很少、根据我们的测试、我们观察到、如果处于未驱动状态或交流耦合状态、而不遵循数据表图8-2或8-3中推荐的结构、SYNC 引脚可能会振荡。 考虑到了有限的迟滞以及克服典型交流耦合配置中由上拉和下拉电阻器偏置引起的偏置所需的实际信号幅度、指定了交流耦合振幅限制。 在直流耦合情况下、我在驱动引脚电压之间≥100mV 的差值输入时没有问题、因此我不确定为什么(如果有)会指定0.6Vpp 的直流耦合最小振幅。 内部100Ω 终端上的1mA 足以消除振荡问题。

我会尽力将这些说明插入 LMX1214数据表中的某个位置。阅读没有说明的假定约定、值基本上是从空气中拉出、以及不明显的 LVDS 兼容性是很令人沮丧的。

为延误道歉...

a)是、在运行的剩余时间内将 SYNC 保持在逻辑高电平应该仍然适用于交流耦合。 当发生系统级重新启动时、将会出现瞬时情况、其中 SYNC 信号从 FPGA 返回逻辑低电平、 引脚电压的绝对值降至0.8V 以下、在此期间应等待引脚电压恢复到交流耦合的默认偏置-您可以通过直接的 SPICE 仿真来估算这需要多长时间(假设 LMX1214内 SYNC_P 到 SYNC_N 的路径是100Ω 电阻器、这对于时序估算足够接近)、 并且、您应该能够 减小交流耦合电容器的尺寸、从而缩短等待持续时间(以及 SYNC_P/SYNC_N 引脚产生的脉冲宽度)。

B)您可以在板上保留交流和直流耦合选项、数据表中推荐的电路建议了一个外部无源网络、该网络应允许根据需要在交流和直流耦合选项之间切换。

您的电路以及针对直流和交流耦合的建议元件是正确的。