[参考译文] LMK04828：具有100 MHz 的 LMK04828

您好！

我会在周四之前回复您。

此致、

会的

您好、
我期待您的回复。
目前、我们正在使用 PLLatinum Sim 创建配置(请告诉我这是否是可以使用的正确工具)
我们注意到我们无法配置 PLL1环路 BW。 只能配置 PLL2。 如下图所示。



您能告诉我们如何设置 PLL1环路 BW 吗？ 根据我们的设计、我们不使用 PLL2 (因为我们的参考信号非常"干净")。


谢谢！
Alon

Alon、

在第一个屏幕上、您可以选择 PLL1。  我将用 Tommorow 回答你们其余的问题。

此致、

会的

您好、
谢谢、我现在看到了。
期待收到您的回复。

谢谢！
Alon

您好、
太棒了！ 感谢您的答复

需要澄清的问题：
1) 1)我们在 TICS Pro 中找不到选择 VCXO P/N 的选项。
我们是否应该只如下图中描述的那样改变频率？
我们不能放置100MHz 的确切值、最接近的值是100.352MHz。

另外、OSCin 的 N 分频器高于预期。 PLL1_PD 的两个输入应该具有相同的频率、对吧？

如果我理解正确、我们将在 TICS Pro 中对 PLL 进行配置和编程。 PLLatinum Sim 是一个辅助 工具、用于设置 PLL1环路 BW 等的值。？

2) 2)对于选择正确的 PLL P/N 有 LMK04821、LMK04826和 LMK04828。 如何根据我的要求知道选择哪一个？

谢谢！
Alon

您好、
对于应用、我们需要尽可能降低相位噪声(PN)。
我们的基准输入 PN 非常低(直接来自橡皮来源)
在测量 LMK04828 PN 时、我们 注意到、使用 OSCout 作为输出  时、我们接收的 PN 低于使用 CLKout0作为输出时的 PN。  
我们的结论是、我们应该仅使用 PLL1而不使用 PLL2、因为它只会降低 PN 的性能。
但我们在设计中需要使用三个输入基准、因此我们需要使用 OSCout 作为 CLKin2输入。

另一种选择是使用 OSCin 作为输出、但我们注意到它不支持50欧姆的端接(我们的相位噪声分析仪输入阻抗固定为50欧姆)、它确实支持1M Ω、但我们不能在我们的应用中使用它。

我们接下来要做的是：
1)将 OSCin 连接到外部缓冲器。 为此、我们希望推荐合适的低 PN 缓冲器。
2)或者我们可以对 PLL 环路 BW 进行微调。

基于上述、您能向我们建议行动计划吗？ 我们缺少什么吗？ 请提供建议。

-我们在使用 LMK04828BEVM。

谢谢！
Alon

您好、
PLL2外部 VCO 的所有元件均未安装。
我们可以组装它们。 但是、如下图所示、通过使用外部 VCO、我们将无法使用 CLKin1作为输入。
我们需要在设计中使用所有这三个输入。

您能提供建议吗？





谢谢！
Alon

您好、

1) 1)我认为提高 PN 的另一种方法是更改 PLL2的环路 BW。
您能帮助我识别 PLL2网络中的组件吗？ 我不确定如何映射它。

从 PLLatinum Sim 对 PLL2环路网络进行编程



来自 LMK04828BEVM 原理图的 PLL2环路网络。




2)是否可以使用 OSCin 作为我们的输出? 我们注意到 OSCin 不能与50 Ω 端接电阻一起使用、您是否可以建议我们使用低 PN 缓冲器并将 OSCin 作为输出？


期待您的回复。


谢谢！
Alon

您好！

很抱歉耽误你的时间。  我明天会尽量回到你身边。

此致、

会的

您好、
我们移除了与 OSCin 输入并联的51欧姆电阻器、目前我们能够在 OSCin 连接器上执行测量。  
除了在相对于载波频率的100Hz 偏移下(100MHz)、PN 结果要好得多。 根据仿真结果应该是-116 dBc/Hz、而我们得到-111dBc/Hz。

您能建议我们如何继续改进100Hz 时远离载波的 PN 吗？






此外、OSCin 输出的波形形状看起来不是方波或正弦波、您是否可以建议我们使用哪种缓冲器来获得具有低 PN 的方波形状？




谢谢！
Alon

Alon、

很抱歉耽误你的时间。  我有点困惑。  您要在何处进行相位噪声测量？  如果是来自 OSCout、那么您可以将输出类型编程为 LVDS、并使用示波器将每一端端端端端接至内部50 Ω 端接。  在两个通道间进行数学函数运算时、您可以看到有效差分信号。  如果您从 OSCout 测量、您参考的是什么仿真？

如果您从其他地方进行测量、请告诉我在哪里、我可以提供更好的帮助。   

信号失真看起来很可能是由端接不当造成的。  确保差分信号的两侧均正确端接、并且端接正确、如数据表中所示。 一旦我知道您的测量依据、我就可以帮助您进行优化。

此致、

会的

您好、

所有测量都在 OSCin 处进行；我将其用作 PLL 的输出。 其原因是 尽可能降低相位噪声。

期待您的回复。

谢谢！
Alon

Alon、

我理解。  在 OSCin 处测量 VCXO 输出将导致反射、原因是 OSCin 的内部电路在与使用示波器测量的50欧姆端接相同迹线上导致端接不当。  我的猜测是由于您是如何测量相位噪声、所以出现了不良相位噪声和失真的示波器捕获。  如果您可以将其从连接的示波器上移除并直接从 VCXO 中测量、这就是您能够看到真正性能的方法。

因此、为了确认您的要求、您需要：

3个可选输入

输入和输出之间的相位确定性

正如您所建议的、我想我们可以对 PLL1执行类似的操作：

为了跟进、您需要多少个输出以及什么输出类型？  我可以建议在您的答案中使用缓冲区。   

此致、

会的

您好、
感谢您的答复。  
我们需要一个单端输出。
您可以建议使用缓冲器吗？

谢谢！
Alon

Alon、

LMK1C11xx 系列是单端的最佳性能。   

此致、

会的

您好、
我们将 使用 TICS Pro GUI 测试 LMK04828时钟输入的手动切换。
clkin0和 clkin1之间的切换工作正常。 但是、当尝试切换到 clkin2时、PLL 的输出并未完全锁定到 clkin2输入

请参阅下图、
解锁条件：黄色为 clkin2的输入、蓝色为 PLL 的输出(VCXO 输出通过100MHz LPF 进行滤波)

锁定条件：黄色为 clkin0的输入、蓝色为 PLL 的输出(VCXO 输出通过100MHz LPF 进行滤波)

谢谢！
Alon  

Alon、

明天我会在实验中了解这一点。

此致、

会的

Alon、

以下是要检查的几个事项：

• 确保 已启用 CLKin2_EN。
• 检查您的输入是否正确端接、端接方式与 CLKin_X 的功能相同
• 尝试将 CLKIN2类型设置为 MOS

请告诉我这些是否有助于锁定、我们可以从那里开始。  

此致、

会的

您好、
1)切换问题解决后,我们更改为 clkin2*(反相输入)。 我们注意到 PLL1未锁定到 clkin2 (同相输入)。

2)我们注意到 PLL1仅在输入设置为 MOS 时锁定为 clkin2*。 当设置为双极时、PLL1不会锁定到 clkin2*输入。
对 PLL 输出(OSCIN)执行相位噪声测量之后、我们注意到、当我们将输入设置为双极时、输出相位噪声优于将其设置为 MOS 时。
您能提供建议吗？ clkin2*和其他输入的电路是否存在差异？ 在比较不同输入时、使用 clkin0或 clkin1时的相位噪声结果是相同的、但使用 clkin2*时的相位噪声结果有很大不同(最差)

谢谢！
Alon

Alon、

MOS 将导致性能比双极输入路径更差。  通过确保 CLKIN2的端接正确并确保 OSCout_FMT 设置为断电、我能够在 CLKin2上获得双极模式。  如果您使用 EVM、则需要针对输入重新编写 CLKin2。  

此致、

会的

您好、
我将10MHz 输入连接到 CLKin2*(反相输入)、并将 CLKin2 (同相输入)端接为50 Ω。
此外、将 OSCout 时钟格式设置为断电。



仅当 CLKin2_TYPE 设置为 MOS 时、PLL1才会锁定。 我们无法使用 MOS、因为它的相位噪声性能不足以满足我们的要求。

您能否说明我需要执行哪些返工？  
我使用的是评估板。

谢谢！
Alon

您好、
1) 1)您能否分享 CLKin2与双极输入搭配使用时的设置？
2) 2)我们测量了 OSCout_N (C24的左侧)的波形。 似乎是1V 平均电压。
而对于 CLKin0、当我们执行类似测量(在 PLL 引脚之前的电容器之后)时、我们测量的平均电压为1.5V。

都具有相同的输入信号。



-为什么我们会在电容器后看到这种直流失调电压?
如果您需要我这边的更多信息、请告诉我。

谢谢！
Alon

Alon、

1) 1)我将 CLKIn2/OSCout 配置为与默认 CLKIn1输入相同、如 用户指南中所示。  如下所示：

2) 2)输入引脚上的每个引脚上都有一个偏置电压、因此在交流耦合之后应该存在一个可测量的偏置电压、该偏置电压可能会根据交流耦合引脚之后的端接方案而变化。

如果您还有其他需要、请告诉我、

会的

您好、

根据您分享的照片配置 CLKIn2/OSCout 后、它可以正常工作—谢谢！

不过、我们遇到了另一个问题。 我们正在测量 OSCin 输出的相位噪声(10MHz 基准连接到 CLKIn2输入)。 当第二个10MHz 基准连接到 CLKIn0并且 PLL 锁定到 CLKIn2时、相位噪声会显著降低、表明 CLKIn0存在干扰。

您能建议如何解决此问题吗？ 在我们的设计中、我们计划使用具有不同10MHz 源的所有三个基准输入。

谢谢！
Alon

您好、

我希望您能表现得好。

1. 我想问一下、我的前一条消息是否有任何更新？

2. 我们使用分离器将同一参考时钟连接至 CLKin0和 CLKin2。 我们在示波器上对其进行了测试、确认不存在不对称延迟。 随附的图片显示了基准与 PLL 输出(OSCin)之间的相位差。 我们观察到在 CLKin2和 CLKin0之间切换时存在2ns 的相位转换、反之亦然。
   
   
   
   

您能否确认这些通道之间是否有恒定的2ns 延迟？ 此外、是否有办法在 GUI/寄存器中调节此延迟？

感谢您的帮助。

此致、
Alon Sechan

谢谢！
Alon

Alon、

很抱歉耽误你的时间。  我将此问题分配给另一位应用工程师、该工程师现在负责处理此部件。  他明天会回到你身边。

此致、

会的

您好！

我想跟进先前的问题并查看是否有更新。

期待收到您的回复。

谢谢！
Alon

您好、Alon、

很抱歉我迟到了。 我正在努力回答您的问题、但我有一个问题。 您提到您要在 OSC_IN 引脚上测量相位噪声和相位延迟。 我能问你为什么这样做吗？ OSC_IN 引脚仅配置为输入。  

谢谢！

Michael

您好、Michael：

我将使用 OSCin 作为 VCXO 输出、并且我注意到了相位噪声结果
在使用 OSCin 作为 PLL 输出时、与 PLL2相比有所改进。 在我的配置中、PLL2断电、只有 PLL1处于活动状态。

谢谢！
Alon

您好、Alon、

感谢您的答复。 OSCin 和 VCXO 输出在技术上是相同的信号、但 OSCin 引脚上存在输入终端、因此不适合直接测量 VCXO 信号的输出。 这需要对 EVM 进行返工、我下周很乐意为您做。 同时、STATUS_LDx 引脚可以输出相位检测器边沿。 您是否检查了具有分配给 PLL1 R 和 PLL1 N 端口的输出的 STATUS_LDx 引脚？ 如果这些边沿在输入开关时也移动了2ns、那么我们可以明确地知道出现的问题是由相位检测器还是布线导致的。  

谢谢！

Michael