[参考译文] TPL5010：这会推迟8小时吗？

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1428431/tpl5010-will-this-give-an-8-hour-delays

工具与软件：

使用4个 TPL5010引脚(红色框)。 在 VDD (2V 至5.5V)上电时(因此可以读取电阻器)、CLR 输入将为高电平(上拉电阻器和高 Z GPIO 端口)、并将在某个点延迟(不早于延迟开始前的20ms)。 [编辑：完成需要绑定到低电平]  

当8小时延迟需要启动时、CLR 将变为高电平并保持高电平状态。 而 RSTN 在整小时内主要处于高状态。 我期望第一个 RSTN 将快速变为高时钟。 我预计在8小时内还有4个 RSTN 变为高时钟。 此时、SN74HCS164移位寄存器将在 Qe 具有高输出、以指示8小时结束。

要重新启动此过程、CLR 必须变为低电平至少20ms、然后再变为高电平并延迟8小时。   

SN74HCS164引脚为[CLK、GND、~VDD、CLK、A、 B、Qe

这是实现此目的的最佳方法吗？