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[参考译文] LMX1204:LMX1204时钟和参考频率阶段不能固定

Guru**** 2504945 points
Other Parts Discussed in Thread: LMX1204

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1409223/lmx1204-lmx1204-clock-and-sysref-phase-cannot-be-fixed

器件型号:LMX1204

工具与软件:

我们希望 LMX1204生成的 CLKOUT 和 SYSREF 之间具有固定相位关系。 使用 LMX1204进行时钟和 sysref 同步时、相位不能固定。

通过对 LMX1204的 CLKIN 进行分频生成四个 SYSREFOUT、一个 LOGICLKOUT 和一个 LOGISYSREFOUT、并通过 缓冲器功能生成四个与 CLKIN 频率相同的 CLKOUT。
在当前配置中、SYSREF 使用连续模式、SYSREFREQ 通过我们的控件具有单个脉冲 LVDS 电平输入。

LMX1204生成四个 CLKOUT、四个 SYSREFOUT、一个 LOGICLKOUT 和一个 LOGISYSREFOUT 后、我们按如下方式修改配置:
1) 1)   SYSREFREQ_N  电平设置为1.4V、将  SYSREFREQ_P 电平设置为1.0V
2) 2)修改 LMX1204寄存器:
   0E、0100
   09、E004
   0F、0B84
3) 3)   SYSREFREQ_N 电平设置为1.0V、将  SYSREFREQ_P 电平设置为1.4V
但是、在此配置之后、无法保持 SYSREFOUT、LOGISYSREFOUT 和 CLKOUT 之间的固定相位关系。

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      使用 SYNC 功能配置 LMX1204寄存器的编程顺序是什么?

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    这是我的配置 filee2e.ti.com/.../LMX1204_5F00_SYNC.tcs

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    尊敬的施杰:  

    我会在明天跟进此事。

    谢谢!

    Michael

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    尊敬的施杰:

    我尝试重复您在实验室中遇到的问题、但未能成功。 您能否发布示波器输出的屏幕截图?

    谢谢!

    Michael

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    您好、Michael、ö m

    很抱歉我没有保存示波器屏幕截图、但通过修改寄存器配置获得了想要的结果。  

    上电后、我首先取消 LMX1204的 SYSREFREQ_SPI、将模式置于 SYNC 模式、启用 SYNC_EN、首先将 SYSREFREQ_CLR 设置为1、然后设置为0、然后将 SYSREFREQ_SPI 设置为1。 每次上电后都会执行此操作、以便在每次上电和断电后都能固定 LOGICLKOUT 和 LOGISYSREFOUT 之间的相位。 这种方法目前可以满足我们的需求。 我想问一下这种配置是否存在风险。

    谢谢

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    这完全没有风险、这是开始 SYSREF 窗口化操作的正确过程。 可确保内部生成的 SYSREF 信号 与 CLKIN 信号相位对齐。 如果您有任何其他问题、请告诉我。  

    谢谢!

    Michael

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    您好、Michael

    另一个问题是、如何在不同输入和输出频率下修复 LOGICLKOUT 和 LOGISYSREFOUT 的相位。

    目前、这两个输出的相位在每次打开和关闭电源时都是固定的。 LMX1204工作时、我更改输入频率和配置、将以前的5GHz 更 改为6GHz、将312.5MHz 更改为250MHz、将9.875625MHz 更改为7.8125MHz。

    同时、更改后、我要确定 LOGICLKOUT 和 LOGISYSREFOUT 之间的相位、以便这个新频率点的相位与5G 输入频率下 LOGICLKOUT 和 LOGISYSREFOUT 之间的相位相同。 如何实现这种配置?

    谢谢

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    另外还有一个问题需要解决:5GHz 输入频率和6GHz 输入频率的0F 寄存器配置值相同、TICS PRO 页面上的 SYNC 延迟值也相同、但 LOGICLKOUT 和 LOSYSREFOUT 在两个频率下实际测量的延迟/相位差值不同

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    使用 LMX1204配置时、我发现当我在 LOGISYSREFOUT 和 LOGICLKOUT 之间将两个频率的配置设置为1100ps 时、实际测量的5G 为-1.537ns、6G 为790ps。 附件是我的两个频率点。的配置文件

    Thankse2e.ti.com/.../1204_5F00_6G_5F00_1111ps.tcse2e.ti.com/.../1204_5F00_5G_5F00_1100ps.tcs

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    尊敬的施杰:

    当您从5 GHz 切换到6 GHz 时、输出具有不同相位延迟的原因在于、延迟设置是通过回滚指定数量的输入时钟周期来实现的。 更改输入时钟将会更改时钟周期的长度、这意味着如果您比较5GHz 设置中的延迟和6GHz 设置中的延迟、那么您的延迟将不会相等。  

    谢谢!

    Michael

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    您好、Michael、ö m

    那么、在这种情况下、如何配置 LOGISYSREFOUT 和 CLKOUT 之间的延迟? 目前、我在 TICS PRO 中配置的延迟与实际延迟不同。

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    尊敬的施杰:

    将您的问题带入实验后、我已重新创建您遇到的相同问题。 我编程的延迟并不是我最终看到的延迟。 然而、更改步进数会将延迟增加所示的数字(与步进的递增方式相比、增加是线性的)。 您可以测量输出之间的延迟并相应地调整延迟、从而设置所需的延迟(对于任何基准频率)。 此外、只要我更改输入频率、我在示波器上看到的延迟会发生变化、但我找到了一种方法可以避免这种情况。 您可以禁用 TICS Pro 中"Options"下的"Auto-Update"功能、这将防止新值写入寄存器 R13和 R22 (负责延迟步长和调节)、结果将是多个输入频率之间的相同延迟。  

    如果您有任何其他问题、请告诉我。

    谢谢!

    Michael

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    您好、Michael:

    我有另一个问题:如果我在 TICS PRO 内的选项下禁用自动更新功能、应该配置哪个相应的寄存器? 设置寄存器时、我没有找到解释寄存器更改信息的窗口。

    谢谢

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    尊敬的施杰:

    我稍后会回到你的身边。

    谢谢!

    Michael

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    大家好、施杰、

    自动更新没有相应的寄存器。 实现此功能结果的方法是确保在更改参考频率值时不会覆盖寄存器 R2、R13和 R22。

    谢谢!

    Michael

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    您好、Michael:

    感谢您的回答。 但我发现、在调试过程中、当 R21和 R22寄存器被修改时、两个不同的频率将会延迟。 如果 R22未被覆盖、则在5GHz 和6GHz 输入频率下、逻辑拒绝和登录失败的延迟将会不同。

    这是我的初始 configuration.e2e.ti.com/.../LMX1204_5F00_new.tcs

    当输入频率为5GHz 时、R21更改为1AF2、R22更改为0472;当输入频率为6GHz 时、R21更改为 FFF2、R22更改为0400。

    目前、5GHz 时的延迟为-1.5ns。 由于312.5MHz 的周期为3.2ns、因此5GHz 时的延迟可以视为+1.7ns、6GHz 时的延迟为+1.67ns。 此时、两个频率点的输出延迟是相等的。

    如果这种情况是正常的、那么它与您刚才说的 R22寄存器无法修改的情况相矛盾。 我对此有点困惑,期待您的答复。

    谢谢、

    Shiji

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    尊敬的施杰:

    我明天会回到你身边。

    谢谢!

    Michael

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    您好、Michael、ö m

    在不同频率的 CLKIN 进入 LMX1204后、如何使 LOGICLKOUT 和 LOGISYSREFOUT 之间的延迟固定下来问题是否有进展? 也许我以前的发言不够清楚。

    如果 CLKIN 频率为1GHz、则寄存器 R22肯定会发生变化、因为 SYSREF_DELAY_DIV 发生变化。 R22寄存器在1GHz 时的值与在5GHz 时的值不同。

    如果我希望 CLKIN 为1GHz 时 LOGICLKOUT 和 LOGISYSREFOUT 之间的延迟等于 CLKIN 为5GHz 或6GHz 时的延迟、则在下图的红圈中设置相同的值不会使 LOGICLKOUT 和 LOGISYSREFOUT 延迟在不同频率下保持一致。 如何配置此情况?

    期待您的回复。

    谢谢、

    Shiji

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    嗨、Micheal、

    我看到您给出了两个解决方案:

    1.示波器在每次设置 LMX1204后测量错误的延时时间值、并将其复位。 在产品中使用时不接受。

    2.关闭 TICS PRO 中 autupdate 的 th 功能。 它起作用(如果您不修改 R2、R13和 R22的寄存器、则时间延迟不会改变)。 但客户需要在产品正常工作期间更改输入信号的频率。 R13和 R22的值与输入信号的频率相关。 因此、如果您更改输入信号的频率、R13和 R22的值也将发生变化。

    现在、客户有以下问题:

    1.例如、如果我在 TICS PRO 中将延迟配置为-1100ns、那会有 任何规律性 在不同频率下实际输出延迟值与-1100ns 之间的偏差中、以便我们在软件版本中设置"当输入频率为 xxxMHz 时、该寄存器根据-1100ns 来增加/减小某个值"。 这样、客户就不需要测量每次输入变化后的实际延时时间。 调整。

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    您好、Gary、  
    迈克尔目前是 ooo。  
    请在一周结束前收到回复。

    此致、  

    Vicente  

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    您好、Gary、

    只是想给你一个更新! 我一直在实验室工作,我还没有发现任何这种规律性。 我将在周一继续在实验室进行调查、下周我会向您反馈任何调查结果。

    谢谢!

    Michael

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    您好、Gary、

    经过广泛的调查和研究、我发现没有这种规律性。 但是、我应该小心解释、这不是随机相位差的结果。 鉴于 LOGICLK 和 LOGICSYSREF 信号的高分频值、有多个可能的相位(可能的相位数等于分频值)。 信号之间的延迟不是确定性的、而是它们的延迟  相位差是多少 .  

    此外、为了确保您设置的延迟值均匀地应用于具有不同输入频率的信号、您需要使用数据表第25页的公式(尤其是(2)和(3))。 您可以通过将步进数乘以6/5、将输入信号为5GHz 时应用的延迟扩展到6GHz 信号的适当延迟。  

    最后、为了确保分频器对齐、您需要使用 SYSREFREQ 引脚来触发 SYNC 事件。 我是通过将 SYSREFREQ_CLR 置位为高电平、等待几秒钟并将其取消置位来实现该目的的。 借助这种技术和上面的计算、我能够生成一组信号、这些信号具有相同的延迟-但它们确实具有相同的相位差、而延迟差异仅为皮秒级。  

    谢谢!

    Michael

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    您好、Michael:

    感谢您的答复。 可否认为、当我将输入设置为2GHz 时、为了使 LOGICLKOUT 和 LOGISYSREFOUT 之间的相位与5GHz 输入的相位一致、我只需在5GHz 输入的情况下将2GHz 输入的步长调整为2GHz 的2/5?

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    尊敬的施杰:

    这是不完全正确的。 表6-13指出、当基准时钟介于1.6GHz 和3.2GHz 之间时、SYSREF_DELAY_DIV 值为4 (当基准时钟介于3.2GHz 和6.4GHz 之间时、该值为8)。 这意味着、要将步长从5GHz 输入情况调整到2GHz 输入情况、您需要将步长数乘以4/5。  

    谢谢!

    Michael

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    您好、Michael:

    如果我在5GHz 时将延迟设置为-1100ps、频率变为2GHz、那么我应该将延迟设置为-880ps、还是将下图中红圈的114更改为91?

    谢谢!

    Shiji

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    尊敬的施杰:

    我不确定该问题的答案、因为我还没有时间将其带入实验。 我明天会把它放在第一件事,让你知道。

    谢谢!

    Michael

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    尊敬的施杰:  

    为了实现所需的延迟、应使延迟步进数递增、直到总延迟尽可能接近-1100ns。 如前所述、这将确保所需的相位差。 产生的延迟是新输出信号频率的结果。  

    为了验证我的答案、我创建了一个输入频率为2GHz 的新配置。 我从您最初的5 GHz 配置开始(尽管我确实调整了预分频器值、但我将附加所有的配置、以便您可以看到它们)。

    e2e.ti.com/.../1204_5F00_5G.tcs

    我将 SYSREFREQ_CLR 引脚设置为高电平、等待几秒钟、然后将其设置回低电平。 示波器屏幕截图如下所示、其中延迟约为-1100ns。

    然后、我采用了该配置、并将其输入频率更改为2GHz。 我将 LOGICLKOUT 的频率更改为200 MHz、并做了尽可能使 LOGICSYSREFOUT 保持大致相同(~9.76 MHz)。 然后、我增加了延迟步长值、直到尽可能接近-1100ns。  

    e2e.ti.com/.../1204_5F00_2G.tcs

    示波器屏幕截图再次显示在下方、其中的延迟与之前的延迟大致相同(忽略频率测量)。   

    如果您有任何问题、请告诉我。

    谢谢!

    Michael

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    您好、Michael、ö m

    感谢您的回答。

    此致、

    Shiji