• 状态 Resolved
  • 已锁定 已锁定
  • 个回复 2 个回复
  • 名订阅用户 0 名订阅用户
  • 次查看 31 次查看
  • 用户 0 名在线用户
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] LMK00804B-Q1：CLK_SEL 连接

admin
Guru**** 1825110 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1432853/lmk00804b-q1-clk_sel-connection

器件型号：LMK00804B-Q1

工具与软件：

团队成员、您好！

我是否可以通过1kΩ 电阻器将 CLK_SEL 引脚连接到 CMOS 输出、如下图所示？

数据表上显示"时钟选择输入。 通常通过外部1-kΩ 上拉电阻连接到 VDD。 未使用时、保持悬空"、但我认为如果我使用与之相连的 CMOS 输出、则无需上拉至 VDD。

此致、
Kei Kuwahara

此致、
Kei Kuwahara

  • 0
    TI__Guru**** 1825110 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    嗨、Kei、

    正确、  如果您有一个 CMOS 驱动器将信号输入到 CLK_SEL、则不需要通过外部1-kΩ 上拉电阻器连接到 VDD。 只要输入信号保持高电平、您就没有问题。

    谢谢！

    Michael

  • 0
    TI__Guru**** 1825110 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    嗨、Kei、  
    CLK_SEL 选择您要使用的输入。  
    无论是 LVCMOS_CLK 还是差分输入。  

    如果默认情况下悬空、则使用的输入是差分输入。  


    当拉至低电平时、输入是 LVCMOS。  

    请上拉至 VDD 或 GND、或在不需要时保持悬空。  

    此致、  

    Vicente