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[参考译文] LMX2572EVM:启用基准倍频器的情况下、仿真和杂散时输出相位噪声不同相

Guru**** 2380010 points
Other Parts Discussed in Thread: LMX2572EVM
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1424039/lmx2572evm-output-phase-noise-not-in-phase-with-simulation-and-spurious-with-reference-doubler-enabled

器件型号:LMX2572EVM

工具与软件:

您好!

我在 LMX2572EVM 上进行了一些测量、但结果很奇怪。

首先、关于输出相位噪声、我在输出频率设置为5000 MHz 的情况下进行了测量(默认硬件配置、使用参考 PRO 板的100 MHz)。

我得到了以下结果:

而仿真(使用 PLLatinum Sim 软件)给出了这种情况:

ICP = 2、50 mA 在仿真和评估配置中。

我们如何解释这种区别?

在另一种配置(启用参考倍频器的10 MHz 参考)中、对于设置为4960 MHz 的输出频率、仿真给出:

而评估板上的测量结果表明:

同样、两者之间存在很大的差异。 怎么解释?

在测试过程中、我还注意到、根据在 LMX2572EVM 基准输入处注入的外部10 MHz 基准信号电平、相位噪声响应不同:

3dBm 时基准电平的绿色曲线和+7dBm 时基准电平的棕色曲线。
如何解释此环路滤波器带宽变化?

最后、在测量输出频谱时(始终处于启用10 MHz 外部基准和基准倍频器的4960 MHz 处)、我注意到- 10 MHz 杂散、抑制效果不佳:

实际上、抑制取决于 ICP 设置:从最大值(6、875 mA)时的42 dB 到最小值(0、625 mA)时的63 dB。

这是正常行为吗? 在将 ICP 电流设置为非最小值(以获得最低相位本底噪声)时、获得优于60dB 的抑制的最佳方法是什么?

禁用倍频器后、这些杂散会消失(或抑制优于80dB)、但相位噪声结果会降级...

提前感谢您的帮助。

Alain

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    Alain、您好!

    在仿真中、您应该导入源相位噪声以便获得更准确的结果。

    创建包含参考时钟相位噪声的文本文件。 下面是一个示例。

    e2e.ti.com/.../100M.txt

    那么仿真将包括参考时钟产生的噪声。

    PLL 对参考时钟的压摆率很敏感。 在高频率下、例如100MHz、正弦波或方波时钟压摆率相似。 但是、在低频(如10MHz)下、压摆率对于正弦波非常糟糕。  

    4960MHz 是10MHz 的整数倍、这是整数通道、因此除了 FPD 杂散、没有分数杂散。 如果您降低电荷泵电流、则 FPD 杂散会更小。

    10MHz 正弦波不是高性能合成器的理想时钟源。 建议使用100MHz 时钟。  

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    Noel、您好!

    您完全适合10 MHz 相位噪声贡献。

    预加载以下文件  

    仿真结果为:


    这个仿真和评估板上的测量值之间仍然有很大的差异(7/8dB)。

    我同意基准输入信号的转换率会对相位噪声产生影响、通常是本底噪声、而不是环路滤波器的带宽...

    有关杂散的信息、由于 FPD 为20 MHz、因此 在20 MHz 处出现杂散可能是正常的。 在本例中、杂散在10 MHz (参考时钟的频率)处。 在此提醒、当倍频器被禁用(因此 Fpd = 10 MHz)时、10 MHz 杂散的水平非常低(抑制为80dB)。

    遗憾的是、我必须使用10 MHz 时钟参考(不能使用100 MHz 参考或插入基于10 MHz 参考的100 MHz 时钟发生器)。

    Alain

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    Alain、您好!

    如果您的10MHz 时钟是正弦波、请考虑添加一个缓冲器来将其转换为方波。 有关详细信息、请参阅以下应用手册。

    https://www.ti.com/lit/pdf/snaa411

    启用 OSCin 倍频器将使 FPD 到20MHz、但10MHz 源仍然存在、我不会对10MHz 杂散感到惊讶。 事实上、倍频器不是倍频器。 实际上、我们会对10MHz 时钟的上升沿和下降沿进行计数、因此显然 OSCin 时钟会加倍。  

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    尊敬的 Noel:

    我很注意到为了获得更高的斜率、10 MHz 需要一个时钟调节器(或缓冲器)。 遗憾的是、由于目标是替换现有设计中的 PLL 芯片、因此没有空间添加此类调节器...

    关于10 MHz 杂散、令人惊讶的是、当 OSCin 倍频器被禁用而10 MHz 源仍然存在时、它们不可见。 有没有理由这样做?

    Alain  

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    明天我会在实验中对此进行详细介绍。

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    Noel、您好!

    启用参考倍频器时、您是否有关于10 MHz 杂散级别的任何消息?

    Alain

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    Alain、您好!

    接合倍频器时、我看到类似的大10MHz 杂散。  这似乎与频率有关。 例如、如果 fosc = 20MHz、则使用了倍频器、则20MHz 处的杂散是正常的。 我需要更多的时间来找出原因。  

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    Alain、您好!

    再试一次、如果我们使用10MHz 方波而不是正弦波、则可以减少较大的10MHz 杂散。

    杂散电平还取决于10MHz 时钟振幅。

    我能得到的最好的是下面。

    输入时钟为10MHz、即方波时钟、摆幅为1.3Vpp。 输出阻抗为高阻态(非50Ω)。

    请勿启用内部输入端接。

    将 R9从0x1004设置为0x1006。