[参考译文] LMK05028：当在2环路 REF-DPLL 模式中配置时、让 PLL2锁定到基准输入还有进一步的问题。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1440565/lmk05028-further-problem-with-getting-pll2-to-lock-to-a-reference-input-when-configured-in-2-loop-ref-dpll-mode

工具与软件：

您好！

10月29日、针对我的原始问题"LMK05028：使 PLL2同时锁相和锁频至 IN0 ref 输入时出现了问题"、现在我又遇到了另一个问题。 PLL2配置为2环路 REF-DPLL 模式。

我想使用 PLL2的4个基准输入、并且已经使用 LMK05028评估板开始我的测试、使用 DIP 开关来更改基准输入选择。

IN0连接到在156.25 MHz 上运行的 PLL1的输出。 PLL2正确锁定到该参考时钟。

IN1输入配置为锁定到62.5 MHz 的频率。 如果我使用 PLL1生成该频率并将其连接到 IN1输入、PLL2会正确锁定。 但是、如果我将其连接到外部源(我们设计的另一个电路板或频率发生器)、PLL2将不会锁定(APLL2生成正确的频率、但 REF-DPLL2不会锁定频率或相位)。

我们在设计的电路板上有 LMK05028器件。 我基本上采用相同的 PLL 配置编程到其中的两个板上、这两个板使用光纤连接在一起。 其中一个电路板使用 PLL1的输出来驱动 SFP 模块。 第二个板从其 SFP 模块(62.5 MHz)恢复时钟并将其输入为 PLL2的 IN1的参考。 我们的想法是、之后我可以使用锁定到62.5 MHz 恢复时钟的156.25 MHz 时钟在第二个电路板上运行处理。

在使用两块电路板的测试设置中、我得到的结果与使用评估板时相同。 如果我为 PLL2提供来自本地 PLL1的基准、我可以让 PLL2锁定。 然而、一旦我从另一个板获取恢复的时钟、PLL2将不再锁定。

我目前已禁用输入监控器。 这些引脚是否仅用于生成各种锁定标志、或者这些标志是否也会影响 PLL 的运行？

DPLL 频率/相锁检测器是否仅影响锁定标志或它们是否也影响 PLL 运行？

遗憾的是、我只有一个评估板、否则我可以尝试使用两个相互链接的板进行设置。

此致、
Gary

e2e.ti.com/.../dev_5F00_bd_5F00_PLL2_5F00_2_2D00_loop_5F00_19_2D00_11.tcs