[参考译文] LMK04828：分压器比率问题

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Guru**** 2511985 points

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1446754/lmk04828-divider-ratio-question

器件型号：LMK04828

工具与软件：

嗨、团队：

我的客户确认了 LMK04828EVM 上的以下问题。

#配置
-在双回路模式下使用 PLL1和 PLL2 (VCO=PLL2) 2457.6MHz
- PLL1的相位比较(数据表图10. "相位检测器 PLL1")计划在10 MHz 上运行
- CLKIN = 10MHz 和 OSCin = 160MHz。
- PLL1的相位比较是10MHz 在 CLKIN R Divider=1和 N1 Divider=16的情况下进行的

#结果
-在这种情况下,它锁定(DLD1, DLD2),但增加了 FPGA 时钟的抖动( 245.76MHz )
- 80kHz 输入、用于 PLL1相位比较(CLKIN R Divider=125、N1 Divider=2000)、将降低抖动噪声

这就提出了以下问题：
我认为输入一个快速时钟来进行相位比较会更好、但事实并非如此。
分压器分压比"1"有时不建议使用？

是否有可能获得技术建议、例如使用易于稳定内部电路的分压比？

此致、

伊藤和树

1 年多前

0 admin 1 年多前

TI__Guru**** 2511985 points

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您好、Itoh、
LMK04828是一款抖动清除器。
由于 PFD 较窄、您可以指定将馈送到 OSCin 的外部 VCXO 噪声。
如果您让 PFD1较大、则可能会让 CLKIN 或 PLL 噪声占主导地位、而您通常希望通过让 VCXO 噪声成为主要因素来实现衰减、从而有效地"清理"CLKINx 源。

请询问客户是否已使用 PLLatinumSim 相应地配置 EVM 环路滤波器。
还有一点 -我要检查他们是否已经对电路板进行了返工、因为电路板中组装了一个122.88MHz VCXO、其输出连接到 OSCin。

此致、

Vicente

0 admin 1 年多前

TI__Guru**** 2511985 points

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尊敬的 Vinsente-San：

感谢您的答复。

在 PLLatinumSim 中、环路滤波器用作电路板常数、并观察到相位噪声。
它取决于 KPD[mA](电荷泵增益)、但出现了~400Hz 峰值的抖动噪声。
这与实验期间发生的抖动周期是一致的、并且看起来是合理的。

评估板参数如下、但当 KPD 设置为1.15 mA 时出现400Hz 峰值。

滤波器架构：二阶无源滤波器(C1=100nF、C2=680nF、R2=39k Ω)
VCO：Fvco=VCO 160MHz、Kvco=VCO/V、0.008MHz Cap=？？⇒0pF
0.15mA (1.25MHz 时)

客户发现、当他们将 FPD 更改为0.08 MHz 时、峰值消失了。我们发现环路滤波器的常数与快速频率(例如10MHz)不对应、但很可能在下一个相位的寄存器设置阶段将其省略。

此致、

伊藤和树

0 admin 1 年多前

TI__Guru**** 2511985 points

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您好、Kazuki-San、
好的、那么我在这里的理解是、当电荷泵增益设置为高电平时、它们会增加抖动？
这是合理的、因为在更改环路滤波器值之前增加环路带宽的最简单方法是调整电荷泵增益。
将 PFD 加倍通常会使 PLL 噪声降低3dB、但由于环路带宽较窄而导致抖动消除时、这一情况并不明显。

Unknown 说：
发现环路滤波器的常数不对应于快速频率(例如10MHz)、但很可能在下一阶段的寄存器设置阶段省略了该参数

我不是在关注你的发言。您能详细说明一下吗？我正在尝试了解客户现在所问的问题。

此致、

Vicente

时钟和时序（参考译文帖）

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[参考译文] LMK04828：分压器比率问题