工具与软件:
我需要为跨多个 PCIe 卡的大量4GSPS ADC 提供时钟。
我们有一个将 PCIe 卡连接在一起的桥接卡、这样会将低抖动低偏斜时钟分配到每个 PCIe 卡。
每个 PCIe 卡上有28个。 由于模块化有4个 FPGA、因此每芯片7个偏斜可调时钟较为理想。
通道不会完全同步、因此我需要能够以较小的步长偏斜时钟、从而使采样窗口处于每个通道数据的最佳位置。
为正负10%
我可以以1ps 的步长使其偏移500MHz。
频率是一种非常低损耗的规格、因为 ADC 的 PLL 将在103MHz 和980MHz 之间的范围内乘以所需的4GHz (不支持所有频率、但支持很多频率) 、或者我们可以直接为 ADC 设置4GHz 的时钟。
偏斜阶跃也有点灵活1ps 比较理想、但高达5ps 的较大阶跃或许可行。
我们需要定期校准系统、其中包括找到每个时钟的最佳偏差、以便在下电上电之间移动或随温度漂移必然会成为大问题。
这不是 JESD204应用、但有很多相似之处。 我需要能够使时钟偏斜、而不仅仅是 sysref 脉冲。
许多 TI 器件(如 LMX1204)似乎都能胜任工作、但只能有1/2个输出。 我没有放置如此大的器件的 PCB 面积、只使用了一半。
Edward