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工具与软件：
你(们)好
根据数据表、CLKIN 的最小频率为300MHz：
1) 1) 您能解释为什么器件无法在较低的输入频率下工作吗？
2) 2) 我在旁路或分频器模式下工作、是否能够在较低的 CLKIN 频率下工作？
BR、
巴拉克
您好！
团队正在休假。 请预计最早在1月2日之前回复。
谢谢！
Kadeem
尊敬的 Barak：
1) 1) LMX1204是一款射频缓冲器、这意味着它设计用于 GHz 范围内的频率。
2) 2)无法将低于150 MHz 的频率输出到 CLK 输出。
这款器件似乎过于稳健、无法满足您的需求、我推荐使用非射频缓冲器、如 LMKDB1104。
Michael
让我来详细说明一下：
1) 1)由于 LMX1204设计为在高频下运行、因此输入级放大器选择了使用内部交流耦合方案的架构。 放大器内部交流耦合网络的阻抗使得输入放大器的正输入和负输入之间的内部余量很小。 这基本上没有问题、因为有助于保持输入状态稳定的迟滞有限(但我不保证在直流运行、因为 mV 级输入噪声可能会改变输入状态)、但它会对相位噪声产生负面影响、因为放大器从一个清晰的输入状态到另一个清晰的输入状态的初始输入变化较大。
此外、SYSREF 和窗口化电路围绕300MHz 最小值进行设计。 实际上、在低频下可能不需要窗口化电路、因此不访问窗口化电路可能不是问题；但 SYSREF 输出的延迟电路确实取决于所满足的这个最小频率。 在较低频率时、延迟代码的 INL 将大幅增加、某些代码可能不再改变延迟。
2)不会牺牲相位噪声性能、并且可能会导致出现与噪声相关的输入干扰；即使这样、某些功能也会降级或无法使用(如上文 SYSREF 部分所述)。
我们的器件(如 LMK04832)可以在较低频率下实现许多相同的效果、但偏斜、传播延迟变化和延迟调整功能不如 LMX1204。 我们还有 LMK1D2104或 LMK1D1204等缓冲器、它们具有非常好的输出到输出偏差、并且可以从单个源以较低的频率扇出器件时钟和 SYSREF、但作为过程的函数的器件间偏差通常更大、并且延迟变化选项有限。
感谢您的回答。
我设计了一款可在多种系统中使用的电路板。 我使用 LMX1204将时钟和 sysref 驱动至高速 ADC/DAC。
在大多数情况下、由于相位噪声至关重要、我使用来自非常干净源的外部 GHz 时钟。 在少数情况下、相位噪声不太重要、在系统级别、提供低频基准更容易、并使用 ADC/DAC 内部的内部 PLL 进行乘法。 由于是同一个板、因此我需要考虑最慢基准时钟限制为300MHz。
Derek、您好
您提到过、SYSREF 和窗口化电路是围绕300MHz 进行设计的。 根据我的理解、由于最大步长为28pSec、而捕获窗口为32位、所以最小 clk 为32b*28p=~1.1GHz。
如何测量300MHz？
窗口化电路 本身没有频率限制(仍然可以在300MHz 处测量 CLKIN 边沿时序、但该测量必然存在相位限制)。 但是 CLKIN 交流耦合会导致窗口化电路在较低频率下的行为非常奇怪。 还值得指出的是、窗口化电路的28ps 最大步长是一个典型值、 步长可能在不同过程中变化约15%、实际上这意味着在窗口化电路中可靠地捕获完整周期 CLKIN 的频率上限更像是1.4GHz。
300MHz 是 SYSREF 延迟分频器输入的下限。 SYSREF 延迟发生器在内部使用斜坡发生器(电流源+电容器)、DAC 和比较器的数量来生成 SYSREF 输出的重定时边沿。 斜坡发生器中电容器的大小与 SYSREF 延迟分频器的输出频率成反比。 该器件中有一种模式可以在150MHz 和300MHz 之间使用延迟分频器输出；任何低于300MHz CLKIN 的值都超出延迟发生器的可用范围、并且延迟步进变得非单调。
