This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1454951/lmx1214-jitter-rise-fall-time
工具与软件：
您好！
您能分享以下几点的信息吗？
抖动 I/P 引脚(CLKin_P/N)的值是多少。
2. 抖动 O/P 引脚的值是多少(CLKOUT1_P/N)。
3. CLKOUT1_P/N 引脚的输出频率容差是多少。
4. I/p 引脚上的上升/下降时间(CLKin_P/N)。
提前感谢、
此致
Haritha.
对于1和2、使用 PLLatinum Sim 模拟 LMX1214对任意输入的抖动影响。 在"中间"功能级别或更高版本中、CLKIN 噪声源可加载为以逗号分隔的外部文本文件：第1列作为载波偏移(以 Hz 为单位)、第2列作为相位噪声(以 dBc/Hz 为单位)。 在1kHz 至20MHz 范围内、我们的输入测试源在6GHz 载波下的抖动小于1fs；在相同输入源和相同频率下、我们的输出测量值约为1.5fs。
对于3、LMX1214是一个具有可选分频器的缓冲器。 输入频率范围为300MHz 至18GHz、它将输出具有相同频率容差的信号。
对于4种情况、我建议尽可能高的压摆率、最好在每个输入引脚上大于5V/ns。 抖动性能在很大程度上取决于快速输入压摆率。
你(们)好 在 PLLatinum SIM 中、根据 PLL (LMX2582)输出到时钟缓冲器(LMX1214)给出1800MHz。 RMS 抖动显示为537fs、这是否正常或者任何部分/滤波器需要更改。
谢谢、此致 Haritha.
需要将积分的上限设置为小于载波频率。 在您的屏幕截图中、它设置为2.5GHz、但载波仅为450MHz。
我不预测 LMX1214 CLKOUT 输出会给 LMX2582的输出增加任何明显的相位噪声降级。 但是、在使用 LVDS 或其他非 CML 格式时、LOGICLK 输出可能会由于本底噪声升高而增加一些噪声(因为 LOGICLK 输出缓冲器已进行优化、可驱动 FPGA 或其他不太关键的相位噪声目标)。
相对于纯 VCO 输出、LMX2582中的输出分频器确实会增加本底噪声。 如果所需的输出频率足够高、可以使用 LMX1214中的分频器生成该输出频率、我建议以专门使用集成式 VCO 而不是通道分频器的频率从 LMX2582驱动 LMX1214、以获得更好的本底噪声性能。 如果所需的 CLKOUT 频率是450MHz (而不仅仅是 LOGICLK)、那么通过8分频3600MHz VCO 和 LMX1214、在 LMX2582上几乎无法实现直接 VCO 配置。
