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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1458621/lmk05318b-details-on-hitless-switching
工具与软件：
我们正在跟踪一个 FPGA 问题、并且遇到了有关时钟合成器的问题。 当文档显示它进行了"无中断切换"时、这意味着当检测到主要(或辅助)参考时、输出将开始使用该参考、并且输出时钟将进行无缝切换、对吧？ 就像外部观测器完全不可见一样、除了 PPM 和漂移将开始匹配新的基准、对吧？
检测这种情况的唯一方法是是否其中一个 LOR 信号触发正确？
尊敬的 Jason：
是的、在完成切换时、输出将不受干扰、并且接收器不会遇到显著的"相位中断"。 这是由 DPLL 逐渐稳定地从 XO 输入的相位转换到基准输入的相位来完成的。
您说的"检测 减少 "？ Is 减少 是否参考切换事件(保持参考、引用参考)？ REFSWITCH_INTR 寄存器 R20位3可以识别何时发生参考切换或保持。
此致、
Jennifer
