[参考译文] LMX2592：原理图和放大器；LMX2592芯片的软件相关一般疑问

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1467436/lmx2592-schematic-software-related-general-doubts-for-lmx2592-chip

器件型号：LMX2592

工具与软件：

早上好

1.我们想在单个模块里使用3个 LMX2592芯片我是否可以将所有与 PLL 相关的 SCK 公共连接和 SDI 公共连接？共享。可以吗？

2、MUX_OUT(SDO ),在原理图中,电平通过 LED 接地,仅提供测试点。 GPIO 线路是需要检查 PLL 锁定状态还是需要通过寄存器直接读回？

是什么

用于生成输出的10MHz 频率的1.PLL1。

2.将 PLL2 20MHz 提高至8GHz

3.PLL3 1.6GHz 至3.7GHz

最重要的是所有的歌剧所要求的所有时间。所以需要多少控制线才能正常运行。

此致

P Prasanth

8 个月前

0 admin 8 个月前

TI__Guru**** 2386610 points

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尊敬的 Pollai：

我们可以共享 SDI 和 SCK、但 CSB 必须分离、并通过电阻器拉至高电平。

如何使用 SDO 取决于您的决定、如果您不使用 SDO、只需将其保持悬空即可。大多数人将其用作锁定检测和寄存器读回。

0 admin 8 个月前

TI__Guru**** 2386610 points

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尊敬的 Noel Fung

我们要求 SDO 来检查 PLL 状态。在这种情况下、我可以为所有 SDO 共用连接。我在下面附上了原理图。

在给定的共享 SDI 和 SCK 相位噪声时的数据表中、相位噪声可能会降级。

TI 建议将 CLK、DATA 和 LE 引脚的电压降至更接近最小电压的值。这提供了更好的抗噪性能•。如果在 VCO 锁定时切换 CLK 和数据线路、有时这些线路与其他器件共享时、相位噪声可能会在此编程期间降低。

e2e.ti.com/.../2084.pll1-stage.pdf

此致

P Prasanth

0 admin 8 个月前

TI__Guru**** 2386610 points

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嗨、Pollal、

无需引脚30处的电阻器、您可以使该引脚悬空或将其短接至 GND。

默认情况下建议拉高 CSB 引脚、这样器件将不会被 SDI 和 SCK 引脚上的活动编程。

只要我们编程 R1[3]=0 (默认值=1)、SDO 引脚也可以与其他器件共享。

是的、当 SPI 总线上有活动时、我们可能会在输出端看到杂散。如果可能、请勿与其他器件共享 SPI。

0 admin 8 个月前

TI__Guru**** 2386610 points

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尊敬的 Noel Fung

感谢您的适当解释。

此致

P Prasanth

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