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器件型号：DAC38J82EVM 工具与软件：
大家好！
我使用的是 TI_204C IP 我的 FPGA 设计中提供的一个示例。 我已使用系统 Verilog 中提供的 RTL 文件成功创建了一个 IP。 不过、当我将 IP 集成到时 设计 在 Vivado 并尝试合成中、我遇到以下错误：
[Synth 8-9210]无法直接访问内存"cfg_rx_lan_map_unpacked"
[Synth 8-10976]在此 Verilog 模式下不允许使用多个封装尺寸
有趣的是、当我使用 RTL 设计时 系统 在没有将其纳入块设计的情况下、它成功地合成了。
到目前为止我所尝试的：
-
我检查了是否有一个选项在 SystemVerilog 中生成 IP 文件而不是 Verilog、但生成的文件似乎保留在 Verilog 中。
是否可以 在中使用 TI_204C IP 设计 并成功地在 Vivado 中合成它？ 非常感谢您提供任何建议或解决方法！
提前感谢！
