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[参考译文] ADC16DV160:ADC16DV160\IF 输入噪声

Guru**** 2386610 points
Other Parts Discussed in Thread: ADC16DV160
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1484939/adc16dv160-adc16dv160-if-input-noise

器件型号:ADC16DV160

工具与软件:

尊敬的团队:


我们在设计中采用的 ADC 器件(ADC16DV160)为 Fin=ADC 70MHz、 采样频率160MHz。


我们已根据图像通过功率分频器将信号发生器的 Fin 连接到 ADC16DV160 ADC 和频谱分析仪。

在这种情况下、根据附加的图像、我们的频谱中存在一些杂散。


观察到的杂散频率:FS + Fin = 230MHz、Fs-Fin = 90MHz、2FS+Fin = 390MHz & 2FS-Fin = 250MHz。


您能说明产生这个 杂散源的原因吗?
是否有应用手册说明过这种影响?
频谱中观察到的杂散是否会影响我的 ADC 性能?


此致、
Esakki。

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    尊敬的  Esakki:

    杂散来自信号发生器。 请在 sig 生成器的输出端使用带通滤波器、我会将它连接到靠近 EVM 的位置。

    设置应如下所示:SIG gen-cable-BPfilter-evm

    如果您需要用于测试 HSADC 的参考、请参阅链接: https://www.analogue.com/media/en/technical-documentation/app-notes/an-835.pdf

    第11页

    此致、

    Rob

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    您好、

    感谢您的反馈。 我们还通过在信号发生器和功率分频器之间连接带通滤波器进行检查。  仅输入频率谐波的功率电平会降低。

    观察到的杂散频率:FS + Fin = 230MHz、Fs-Fin = 90MHz、2FS+Fin = 390MHz 和2FS-Fin = 250MHz 没有改变。

    您能否在评估模块中测试和共享数据?

    阐明了非缓冲 ADC 中生成的与 fs+fin 和 fs-fin 相关的杂散?

    此致、
    Esakki。

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    尊敬的  Esakki:

    请参阅数据表第14页的图20。 这是70MHz 模拟输入。

    请卸下功率分配器和额外的电缆。

    您使用了什么带通滤波器? 器件型号?

    模拟输入使用哪个信号发生器型号?

    时钟输入使用哪个信号发生器型号?

    此致、

    Rob